矿大EDA实验报告.doc

EDA实验报告 学院：计算机学院 专业：计算机科学与技术 姓名： 班级： 学号： 指导老师： 实验一 一、实验目的 熟悉Quartus2的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 二、实验原理 VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE),本次实验是用VHDL设计一个简单的组合电路，并结合QuartusII环境和实验电路进行硬件测试。 三、实验任务 1、首先利用Quartus2完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，给出仿真波形。最后在试验系统上进行硬件测试，验证本项设计的功能； 2、将任务1中的多路选择器看成是一个元件mux21a，利用元件例话语句描述。 四、实验程序及实验图 程序代码; 2选1选择器： LIBRARY IEEE; --mux21a USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a IS PORT (a,b,s:IN BIT; y:OUT BIT); END ENTITY; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s=0THEN y=a; ELSE y=b; END IF; END PROCESS; END ARCHITECTURE one; 时序图: 功能图; 4路选择器： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21 IS PORT(a1,a2,a3,s0,s1:IN BIT; outy:OUT BIT); END ENTITY; ARCHITECTURE bhv OF mux21 IS COMPONENT mux21a IS PORT(a,b,s:IN BIT; y:OUT BIT); END COMPONENT; signal tmp:BIT; BEGIN U1:mux21a PORT MAP(a=a2,b=a3,s=s0,y=tmp); U2:mux21a PORT MAP(a=a1,b=tmp,s=s1,y=outy); END bhv; 时序图： 功能图： 五、实验总结 本次实验主要是熟悉Quartus2的具体操作，按照书上的操作进行，不过在这过程中也遇到不少问题，例如在进行任务2时我在mux21a文件夹里又新建了mux21文件夹，把mux21.vhd存放于其中，结果导致mux21.vhd编译总是出现错误，最后问了其他同学才知道错在哪里，虽然错了这么多次，不过对Quartus2的各个工具也十分熟悉了；同时也加深通过VHDL语言来实现组合电路的理解。 实验二 实验目的 学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 二、实验原理 本试验中所要设计的计数器，由4位带异步清零的加法计数器和一个4位锁存器组成。其中，RST是异步清零信号，高电平有效；CLK是计数时钟，同时也是锁存信号；EN为计数器输出使能控制。当EN为‘1’时，加法计数器的输出值加载于锁存器的数据端；当EN为‘0’时锁存器输出为高阻态。当计数器输出“1010”时，进位信号COUT为“1”。 三、实验任务 1、设计触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程； 2、设计一个带有异步复位和同步时钟使能的十进制计数器。 四、实验程序及实验图 程序代码; 触发器： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX IS PORT (D,CLK:IN STD_LOGIC; Q:OUT STD_LOGIC); END; ARCHITECTURE ONE OF MUX IS SIGNAL Q1:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF CLK=1 THEN Q1=D; END IF; END PROCESS; Q=Q1; END; 时序图： 功能图： 下载端口设置; 计数器： LIBRARY IEEE; USE IEEE.STD_LOGIC_