硬件描述语言及器件6(侯伯亨版).pptVIP

ARCHITECTURE rtl OF fenpin IS signal count1,count2: STD_LOGIC_VECTOR(7 DOWNTO 0); signal tmp,tmp1,tmp2: STD_LOGIC; BEGIN tmp=tmp1 AND tmp2; clkout=tmp XOR tmp1; process(clkin,rst) begin if rst =1then count1 = tmp1= 0; elsif clkinevent and clkin=1 then if count1 =then count1 = else count1 = count1 + 1; if count1 0000010 then tmp1= 0; else tmp1= 1; end if; end if; end if; end process; process(clkin,rst) begin if rst =1then count2 = tmp2= 1; elsif clkinevent and clkin=0 then if count2 =then count2 = else count2 = count2 + 1; if count2 0000010 then tmp2= 1; else tmp2= 0; end if; end if; end if; end process; END rtl; 仿真结果： 带清零端的8位并行装载移位寄存器的 电路符号： 图中各引脚名称及功能如下： a,b～h—8位并行数据输入端； se—串行数据输入端； q—串行数据输出端； clk—时钟信号输入端； fe—时钟信号禁止端； s/l—移动装载控制端； clr—清零端。 3.带清零端的8位并行装载移位寄存器 带清零端的8位并行装载移位寄存器的真值表： 参考书中例8-40： 所谓同步计数器，就是在时钟脉冲（计数脉冲）的控制下，构成计数器的各触发器状态同时发生变化的计数器。 介绍三种计数器的设计方法： （1）带允许端的十二进制计数器 （2）可逆计数器 （3）六十进制计数器 6.2.4 计数器 1.同步计数器 1.1带允许端的十二进制计数器 引脚图： 该计数器由4个触发器构成 clr输入端用于清零 en端用于控制计数器工作 clk为时钟脉冲（计数脉冲）输入端 qa,qb,qc,qd为计数器的4位二进制计数值输出端 真值表： 例8-41： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count12en IS PORT ( clk,clr, en :IN STD_LOGIC; qa,qb,qc,qd:OUT STD_LOGIC); END count12en; ARCHITECTURE rtl OF count12en IS SIGNAL count_4:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN qa=count_4(0); qb=count_4(1); qc=count_4(2); qd=count_4(3); PROCESS (clr,clk) BEGIN IF(clr=1) THEN count_4=0000;