西安交通大学嵌入式系统专题实验实验6—直接数字下变频处理系统 2.doc

嵌入式系统专题实验 实验报告 实验6 直接数字下变频处理系统 实验原理 直接数字降频 在本实验中将考虑用于实现数字降频的硬件组件。降频器用于将射频信号降至中频或基频，从根本上说降频包括了将有用信号降至低频并去除无用信号，同时以合适的采样速率对包含信息的信号进行重采样。 这部分分成若干实验，首先我们将使用标准Simulink模块搭建一个降频器，计算过程采用双精度。之后我们将考虑如何优化各组件使之适用于实现FPGA。 二、实验要求及结果记录 设计降频器 打开系统： 在本例中源信号被存在文件中并且采样频率为fs = 10Mhz。有用信号的频谱被调制在1.8MHz，整个5MHz频率范围内的无用信号包括噪声分量和3MHz频率附近的附加干扰信号。具体的频谱如下图所示： 运行该系统，并观察接收信号，正如上图所示，频谱中包含了两种明显不同的组成分量：第一种位于1.8MHz附近，它由几种不同的谐波分量组成；第二种为干扰信号，中心频率位于3MHz附近。 其中1.8MHz附近的是有用信号实验要滤除3MHz附近的频谱分量，实现信号的分离。 （a）我们可以使用1.8MHz的cosine正弦波与信号相乘来达到降频的目的。得到仿真输出图形如下： 你能否解释在频域中出现的位于1.2MHz，3.6MHz，4.8MHz的频率分量？ 信号与cosine函数相乘信号1.8MHZ的分量被搬移在0MHZ，与3.6MHZ处，3MHZ处的干扰信号则被搬移到3-1.8=1.2MHZ处与4.8MHZ处，在频谱上就实现对信号频谱的搬移。 如果使用sine正弦信号作混频会发生什么现象，请解释。 如果使用sine正弦信号作混频在3.6MHZ与4,8MHZ处频谱分量为负值，即会出现正负交替的频谱。 （b）按如下要求设计一个低通滤波器：保留1.8MHz频率分量，对3MHz的信号分量衰减至少60dB。可以使用Simulink中的FDATool设计该滤波器。 将滤波器阶数调为37阶，在FDATool中设置如下： 得到结果图如下： 低通滤波器实现了将0Mhz的信号几乎完整的保留下来，而将干扰信号衰减了60db。 （c）假定原始信号带宽为1MHz，在滤波器的输出端将该信号减采样50倍。 得到结果图如下： （d）验证降频器正常运作。使用System Generator和ISE工具在XC2VP30板上实现FPGA设计 – 系统合成是否成功？ Report Result Values Place and Route Report Number of BUFGXMUXs 1 out of 16 6% Number of External IOBs 49 out of 556 8% Number of 18 x 18 multipliers 1 out of 136 1% Number of slices 1793 out of 13696 13% Post place route static timing report Minimum Period 5.791ns Maximum Frequency 172.682MHz 设计带有CIC滤波的降频器 在本实验中，我们将设计一个带有CIC滤波的数字降频器。目标信号频率范围为0 – 100kHz如下所示；采样频率10MHz： 最终的采样率设定为250kHz，因此我们在输出端将信号减采样40。 查看系统中使用的低通滤波器参数。将其与等价CIC低通滤波器作比较。 CIC低通滤波器的阶数降低至9阶后– 为什么？（考虑CIC滤波器在通带范围内的频率特性） 因为降低了CIC滤波器的阶数后，CIC滤波器特性与BIG滤波器的特性没有完全吻合，因此两个系统输出结果是相似的，但不是相同的。 打开以下系统： \ downconversion \ cic_10MHz \ cic_10MHz . mdl 该系统只是前一个系统中的CIC低通滤波环节。得到结果如图所示： 使用System Generator将CIC设计用于FPGA实现的结果数据列于下表（在ISE中完成全部的设计阶段将会持续相当长的时间 - 大约40分钟） Report Result Values Number of External IOBs 45 out of 556 8% Number of 18 x 18 multipliers 0 Number of slices 7289 out of 13696 53% Post place route static timing report Minimu