数字系统设计及VHDL实践专题讲座2-专用集成电路（ASIC）设计概述.pptVIP

ASIC：application-specific integrated circuit，译为专用集成电路。 ASIC的例子：玩具机器人芯片、卫星芯片、工作站CPU中存储器与微处理器之间的接口芯片、微处理器与其他逻辑单元作为一个单位的芯片。 ASIC类型： 全定制IC包括一些（也可能全部）定制的逻辑单元和全部定制的掩膜层。微处理器就是一个全定制IC。专门的全定制IC常为特殊应用而设计，所以称为全定制ASIC。 基于标准单元的ASIC（cell-based IC,CBIC）。采用预先设计好的标准逻辑，如与门、或门、多路开关、触发器。 基于门阵列的ASIC。晶体管在硅圆片上是预先确定的，门阵列上预先确定的晶体管图案即为基本阵列。 通道式门阵列； 无通道门阵列； 结构式门阵列。 半定制集成电路设计方法： 设计者可以只完成硬件的逻辑门级结构描述，然后由集成电路制造者用门阵列或者标准单元方法将逻辑门级结构映射到版图，最后制造集成电路。 全定制集成电路设计方法： 设计者自行设计出集成电路的掩膜版图，由集成电路制造者根据版图数据制造集成电路。 下面是设计ASIC的设计流程： 1、设计输入：HDL或电路图输入把设计输入给ASIC设计系统； 2、逻辑综合：采用HDL和逻辑综合工具产生网表； 3、系统划分：将大型系统划分为几个ASIC； 4、布图前仿真：检查设计功能是否正确； 5、布图规划：在芯片上排列网表的模块； 6、布局：决定模块中单元的位置； 7、布线：单元与模块之间的连接； 8、提取：确定互连的电阻和电容； 9、布图后仿真：加上互连线负载后检查 设计能否正常工作。 设计流程说明： 上述的步骤1～4为逻辑设计部分(前端设计)，步骤5～9为物理设计部分(后端设计)，其中有些是重叠的，如系统划分可认为是逻辑设计也可认为是物理设计。在执行系统划分的时候，必须既考虑逻辑因素也考虑物理因素。 1）结构及电气规定。 2）RTL级代码设计和仿真测试平台文件准备。3）为具有存储单元的模块插入BIST(Design For test设计)。4）为了验证设计功能,进行完全设计的动态仿真。5）设计环境设置。包括使用的设计库和其他一些环境变量。6）使用 Design Compiler工具,约束和综合设计,并且加入扫描链（或者JTAG）。7）使用 Design Compiler自带静态时序分析器,进行模块级静态时序分析。8）使用 Formality工具,进行 RTL级和综合后门级网表的 Formal Verification。9）版图布局布线之前,使用PrimeTime工具进行整个设计的静态时 序分析。10）将时序约束前标注到版图生成工具。? 11）时序驱动的单元布局,时钟树插入和全局布线。12）将时钟树插入到DC的原始设计中。13）使用??Formality,对综合后网表和插入时钟树网表进行Formal Verification。14）从全局布线后的版图中提取出估算的时间延时信息。15）将估算的时间延时信息反标注到Design Compiler或者 Primetime。16）在Primetime中进行静态时序分析。17）在Design Compiler中进行设计优化。18）设计的详细布线。 ASIC单元库是ASIC设计中的关键部分。对可编程ASIC而言，FPGA公司以成套设计工具形式提供逻辑单元库，通常用户没有其他选择； 对其他用户而言，用户有3种选择： 1、ASIC供应商提供单元库； 2、从第三方单元库供应商处购获单元库； 3、自行开发自己的单元库。 ASIC的单元库的每个单元必须包括以下内容： 物理版图 行为级模型 Verilog/VHDL模型 详细时序模型 测试策略 电路原理图 单元图符 连线-负载模型 布线模型 我们把ASIC本身看作产品，并分析其成本组成：固定成本和可变成本。 ASIC工艺对成本的影响：选择不同工艺类型的单元和器件，要考虑到它们的成本。 产品成本：产品成本=产品固定成本+产品可变成本×产品售出数量； 我们使用FPGA时，固定成本较低，使用MGA或者CBIC元件时的固定成本较高并包含掩膜、仿真、测试程序开发费用。 ASIC固定成本：培训学习费用，设计ASIC的软硬件费用，测试费用，编程费用，掩膜成本等等。 ASIC可变成本：每两年连续推出新的工艺技术驱使每门价格按每年30%速度下降；Moore定律。 库单元设计：库单元版图可由手工完成，也可使用某种符号版图形式。 门阵列设计：门阵列库中每个逻辑单