高速串行信号测试的关键挑战及完整方案.pdf

高速串行信号测试的关键挑战及完整方案 目前计算机总线发展的趋势是由低速的并行总线向高速的串行总线发展，从图 1 所示的目前 计算机总线结构拓扑图中可看出，所有的高速接口都实现了串行化。多核处理器之间核处理 器与北桥间的HyperTransport，时钟速度已经到达 2.6GHz。随着内存技术的发展，DDR3也 将在计算机内存总线中得以广泛的应用，支持最高速率达到 1600Mbps。北桥和各高速设备 间的PCIE总线，随着Gen II的标准即将推出，每组数据通道(lane)的数据率高达 5Gbps。计 算机的各个I/O结构目前也朝着串行化发展，10GbE、FC等都是典型的应用。就连传统的低速 I/O，如IDE等，也将串行化作为技术的突破，SATA将硬盘和北桥的数据通信能力最高可提高 到 6Gbps。 图1：计算机串行总线结构。 这些高速串行技术的发展趋势，也让电子工程师们在测试方面遇到了许多挑战， 包括：(1)越来越快的数据传输率，要求测试设备的模拟带宽也越来越宽，以至 于能够捕获到信号高频分量；业内公认的带宽计算方法为串行数据的数据率乘以 2.5，即为采集设备的模拟带宽。(2)在高采样率的同时，进行长时间的数据采集， 以进行精确的抖动分析。(3)对PCB制版、走线设计进行精确的控制的测量。越 快的上升沿使得传输线效应越来越明显，需要有相应的测试系统对PCB走线的性 能精确的测量。(4)如何进行多总线混合系统时间相关、多域(数字域和模拟域) 的联合测试。(5)如何快速定位系统异常、方便连接测试点、自动化完成测试内 容等，也成为摆在工程师面前的一道难题，等等。 下文将分别阐述在高速串行信号测试中的关键技术和挑战，以及解决这些关键问 题的方法。 信号互联层测试 TDR(时域反射测定法)是PCB走线的特征阻抗是否符合或达到预计要求的最主要 的测试方法(图2)，HT和DDR3的标准都严格定义了信号传输线阻抗值的范围。 TDR是一个闭环的测试系统，系统发出快沿脉冲，激励被测走线，同时采集由于 走线阻抗变化而对快沿的反射信号。快沿的上升时间时间决定了TDR的分辨率。 对差分走线的阻抗测量，需要测试系统输出差分的快沿信号来进行TDR测试，以 如实反应差分走线在差分信号的激励下出现的阻抗突变、串扰等一系列问题。 图 2：TDR 测试原理示意图。 目前业内流行的TDR测试方案是Tektronix的测试系统：DSA8200采样示波器配 合80E04 TDR测量模块。80E04是差分的TDR测试模块，上升时间为23ps；配合 使用P80318差分阻抗测试探头，测量带宽可以达到18GHz。国内主要的主板供 应商、PCB制造商以及电缆制造商都采用了Tektronix的TDR测试方案。 TDR与VNA同时测量系统特性阻抗的设备，但TDR有VNA所无法取代的优势。使 用简单、测试快捷是TDR最大的一个特点，而且每次测试前无需像VNA那样进行 复杂的校准，也无需专用、昂贵的测试夹具。特别是对差分阻抗测试，VNA需要 进行一个4端口的S参数测试，需要建立16个S参数的测量矩阵，而80E04仅 需要一个差分探头即可完成。此外，80E04测试结果直观，能过精确定位阻抗突 变的位置。 在TDR测试数据的基础上，可以通过Tektronix IConnect软件包进行对PCB走 线或是信号互联系统的建模与仿真，输出模型为标准的SPICE模型，可以同各种 EDA工具兼容。 高速串