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组合运算电路的结构设计：基本单元 半加器（HA） 全加器（FA） 组合运算电路的结构设计：串行进位加法器 architecture str of add4 is signal c: bit_vector(2 downto 0); component fa is port (a,b,ci: in bit; s,co : out bit); end component; begin u1:fa port map (a(0),b(0),ci,s(0),c(0)); u2:fa port map (a(1),b(1),c(0),s(1),c(1)); u3:fa port map (a(2),b(2),c(1),s(2),c(2)); u4:fa port map (a(3),b(3),c(2),s(3),s(4)); end str; 组合运算电路的结构设计：串行进位加法器 采用流水设计，则每级的运算时间约为2个XOR延迟； 采用整体组合，n级的时间为n个（NAND2+NAND3 ）的延迟； 组合运算电路的结构设计：进位选择加法器 为了提高运算速度，可以将全加器中与进位有关的运算加以分离，利用P和G选择由本位产生进位还是让低位进位通过： 组合运算电路的结构设计：进位选择加法器 由于HA的运算可以同时并行进行，进位选择加法器的平均速度可以大为加快，器件资源也减少了。 组合运算电路的结构设计：进位保存加法器 利用半加器进行设计可以改善加法器的性能，由此可以设计出下列的加法器基本单元： 组合运算电路的结构设计：进位保存加法器 利用半加器进行设计可以改善加法器的性能，由此可以设计出下列的加法器基本单元： 组合运算电路的结构设计：进位保存加法器 n位加法器：资源=n2/2个HA；时间=n个HA； 采用流水结构时，周期时间仅为1个HA的延迟。 组合运算电路的结构设计：组合乘法器结构 单位乘积项采用AND2实现，设计重点在于如何进行这些乘积项的相加。 组合运算电路的结构设计：组合乘法器结构 方式1：直接横向进位； 最长运算途径：7个FA+1个HA 组合运算电路的结构设计：组合乘法器结构 方式2：优化横向进位； 最长运算途径：5个FA+1个HA 组合运算电路的结构设计：组合乘法器结构 方式3：斜向进位（进位到下一行）； 最长运算途径：4个FA+2个HA 组合运算电路的结构设计：组合乘法器结构 固定系数乘法器比通用乘法器简单： 首先可以去掉所有产生乘积项的与门； 其次，当bi=0时，可以去掉对应的行，系统得到简化。 在设计电路时，乘法器系数能够采用常数时，就不要采用信号或变量描述。 数据传输控制单元：三态控制 单向总线控制 74x541 p.272 图5-57 architecture d of k74541 is signal en:std_logic; begin en=not (g1 or g2); y=a when en=1 else (others =Z); end d; 数据传输控制单元：三态控制 双向总线控制 数据传输控制单元：三态控制 双向总线控制 74x245 p.273 图5-58 entity k74245 is port(a,b:inout std_logic_vector(7 downto 0); dir,g:in std_logic); end k74245; architecture dfl of k74245 is begin b=a when (g = 0) and (dir = 0) else ZZZZZZZZ; a=b when (g = 0) and (dir = 1) else (others=Z); end dfl; 数据传输控制单元：三态控制 注意：双向总线在功能仿真时的输入设置 a和b的输入不要同时存在； 设置a的输入时，则b为输出，应将b的输入设置为高阻；反过来也是同样； 转换传输方向时，应该以双向阻塞作为间隔，避免出现冲突。 数据传输控制单元： MUX 数据传输控制单元： MUX MUX是电路中控制数据流动最为常用的手段； 根据控制量的数值由多路数据中选择一路输出； 采用选择赋值能够非常直观地表达MUX的概念； 数据传输控制单元： MUX 4路8位数据选择器 architecture rtl of mux4in8b is begin with s select y= a when 00, b when 01, c when 10, d when 11, (others = U) when others; end rtl; 数据传输控制单元：