清华大学电子系讲义-数字电路（王德生）---四时序触发1.docVIP

第四章 时序电路（Sequental Circuits） （书页P159－161） 4．1 概述 时序电路的定义： 电路任何一时刻的输出值不仅与该时刻输入变量的取值有关，而且与输入变量的输入序列有关，即与输入变量的历史情况有关，我们称之为时序电路。 例：电梯工作过程。 电梯下一步动作由二个因素决定： 当前状态（即楼层和过去动作的历史）。 2．各层输入信号。 电梯必须有记住当前所处状态的能力。 描述时序过程的基本要素： 当前态，下（次）态，输入，状态转移。 例：计数器，累加器。 为使电路能时序工作，必需有能记忆信息的电路以记忆电路状态和构造出能时序工作的系统结构。 学习内容： 记忆存储二进制信息的基本器件：锁存器和触发器。 描述时序电路的方法： 函数表达式、状态表、状态图和时序图。 时序电路分析和设计。 本章的内容是深入了解所有计算机和数字系统的工作原理以及设计的知识基础。 时序电路的结构 时序电路的状态 记忆电路所存储的二进制信息称为时序电路的电路状态（State） ，用S表示。 记tn 时刻的电路状态为当前态或现态(Present State) ，简记PS。 tn+1时刻的电路状态为电路的下一个状态或次态 （Next State），简记 NS。 如记忆电路的输出Q为k维，电路状态S的个数记为p，则有。 时序时电路逻辑函数方程组描述：（与t有关） 输出函数（输出方程） 激励函数（激励方程） 3． 次态函数（状态方程） 外部输入变量 内部输入变量或状态变量 内部输出变量或记忆电路次态激励变量 时序电路外部输出变量 时序电路类型 同步时序电路 ( Synchronous Circuit )。 钟控同步时序电路 仅当时钟脉冲到来时，由触发器所代表的时序电路状态才根据内部输出的激励从一种状态改变为另一种状态， 异步时序电路( Asynchronous Circuit )。 脉冲型（Pulsed asynchronous circuit） 电位型（Level asynchronous circuit）。 异步时序电路的特性高度取决于逻辑门的传输延时和和输入时序，比较复杂的异步时序电路设计是相当困难的。在实际，一般总是尽可能地采用同步时序电路。在某些情况下，采用异步时序电路设计则是必需。例如，构成记忆电路的触发器就是电平型异步时序电路。 Mealy型和Moore型电路 输出方式的不同。两种电路可以相互转换，并实现同样功能，采用Mealy型，电路状态的数目较少，记忆电路简单，采用Moore型，电路的输出方程简单，对应的输出组合逻辑电路简单。 有些时序电路的状态变量就是输出变量，它们是Moore型电路的特例。例计数器。 没有外部输入变量的时序电路称为自主时序电路。 信息存储 要求：既能在任意长的时间内存储逻辑0或1值，还能在需要时可方便地改变其存储内容。在具有延时的实际电路中合理的应用反馈便可使电路进入有逻辑意义的稳定状态。 图4.3 信息存储逻辑结构 如有Y = y ，反馈连接，电路可进入并保持稳定状态，并有Y = y = 0或1两种情况 ，实现记忆。如果组合电路延时给出 ，则电路进入非稳定状态或无逻辑意义状态。 用或非门或与非门代替驱动器或倒相器，可实现能改变存储内容的单元存储电路，称之为锁存器（Latch）。利用锁存器便可进一步构造出用于存储与记忆的各种类型高性能触发器（Flip－Flops）。 4.2锁存器与触发器（参考书页P82－98） 4.21锁存器 S R Q 1 0 1 0 Set state 0 0 1 0 0 1 0 1 Reset state 0 0 0 1 1 1 0 0 Undefined SR锁存器 （a）逻辑图 （b）功能表 图4.4 或非门构成SR锁存器 SR高有效。常0，同为0，保持原态。S置1，R置0。应用中SR不同时变化，避免同时为1。同时为1，无逻辑意义。 图4.5 SR锁存器特性逻辑模拟 锁存器 S R Q 0 1 1 0 Set state 1 1 1 0 1 0 0 1 Reset state 1 1 0 1 0 0 1 1 Undefined （a）逻辑图 （b）功能表 图4.6与非门构成 锁存器 SR低有效。常1。同时为1，保持原态。S置1，R置0。应用中SR避免同时为0。SR同时为0，无逻辑意义。 带输入控制SR锁存器 （钟控） C S R Next state of Q 0 X X No change 1 0 0 No change 1 0 1 Q=0;Reset state 1 1 0