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北京理工大学FPGA讲义之第三部分2:VHDL语言-结构
可编程逻辑器件与VHDL设计技术
第三部分:VHDL语言(2 )
北京理工大学雷达技术研究所 陈禾
可编程逻辑器件与VHDL设计技术
主要内容
VHDL语言程序的基本结构
快速入门
结构详解
可编程逻辑器件与VHDL设计技术
VHDL语言设计入门
通过几个比较典型的设计实例,力图使同
学能迅速地从整体上把握VHDL程序的基
本结构和设计特点,达到快速入门的目的
2选1选择器设计
锁存器设计
全加器设计
可编程逻辑器件与VHDL设计技术
2选1选择器设计
可编程逻辑器件与VHDL设计技术
2选1选择器设计
选择器的VHDL描述使用了三个层次:
库(LIBRARY)说明
实体(ENTITY)说明
结构体(ARCHITECTURE)说明
一个可综合的VHDL描述中,IEEE标准库
说明、实体和结构体是最基本的和不可缺
少的三个部分。其它的结构层次可根据需
要选用。
此例为一个完整的VHDL描述,既可以作
为一个独立的功能器件使用和存在,也能
被其它的由VHDL描述的逻辑电路所调用。
可编程逻辑器件与VHDL设计技术
锁存器设计
可编程逻辑器件与VHDL设计技术
锁存器设计
与mux21例子相比,1位锁存器的VHDL设
计文件中增加了两个部分的内容:
增加了一条信号赋值语句SIGNAL=D
使用一个进程语句结构PROCESS (D, ENA)~
END PROCESS
描述风格的引入。
程序行“PROCESS(D, ENA)” 中的(D,
ENA)称为敏感信号表。
可编程逻辑器件与VHDL设计技术
1位全加器设计
1位全加器逻辑原理图
可编程逻辑器件与VHDL设计技术
1
位
全
加
器
完
整
源
程
序
可编程逻辑器件与VHDL设计技术
1位全加器结构
实体or2语句段定义了或门or2 的引脚信号a、b(输入)
和c(输出) 。其结构体语句段描述了输人与输出信号
间的逻辑关系。由此实体和结构体描述了一个完整
的或门元件,这一描述可以进行独立综合实现与存
档,或被其它的电路系统所调用。
可编程逻辑器件与VHDL设计技术
1位全加器结构
实体h_adder和结构体fhl描述了一个半加器。由其
结构体的描述可以着到,它是由一个与非门、一个
非门、一个或门和一个与门连接而成的,其逻辑关
系来自于半加器真值表。
可编程逻辑器件与VHDL设计技术
1位全加器结构
可编程逻辑器件与VHDL设计技术
1位全加器结构
“COMPONENT~END COMPONENT”语句结构对
所要调用的或门和半加器两个元件作了声明
(Component Declaration) 。
SIGNAL语句定义了三个信号d、e和f作为中间信号
转存点,以利于几个器件间的信号连接。
“PORT MAP( )”语句称为元件例化语句(Component
Instantiation) 。所谓例化,在电路板上,相当于往
上装配元器件,并各引脚进行连线。例化也可理解
为元件映射或元件连接。MAP是映射的意思。符号
“=”表示信号连接。
可编程逻辑器件与VHDL设计技术
VHDL程序结构
一个相对完整的
VHDL程序具有如
图所示的比较固定
的结构:
首先是各类库及其
程序包的使用声明
然后是实体描述
最后是配置说明语
句结构 VHDL程序设计基本结构
可编程逻辑器件与VHDL设计技术
基本的VHDL模型结构
实体-Entity
描述所设计系统的外部接口信号
结构体-Architecture
描述系统内部的结构与行为
配置-Configuration
从库中选取所需单元组成设计的不同版本
包集合-Package
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