《嵌入式硬件技术》实验指导书.doc

《 嵌入式硬件技术 》 ???????实 ?验 ?指 ?导 ?书?????? ? ??编 写 ??????????适用专业：?????????????????????????? ???????????????????????????????????????????????? ???????????闽江学院系 ???????2010年 ?9月前 ??言???????嵌入式硬件技术实验由验证性实验一、Quartus II软件的使用，综合性实验二、组合逻辑与时序电路综合设计，验证性实验三、Protel软件的使用构成，通过实验应达到下列要求： 1.熟习Quartus II软件的使用。掌握该软件的用法，包括Verilog HDL语言的编程、仿真、下载等的方法，为后续的综合实验打下基础。 2.加深对数字系统中电源、组合逻辑、时序电路各部分原理的理解；熟悉各个功能部件的设计、分析与仿真；能根据要求设计一个数字系统，并在Quartus II软件上用Verilog HDL语言进行编程设计、仿真实现、最后下载到CPLD或FPGA开发板上运行。 3.熟习Protel软件的使用。掌握该软件的用法，包括模拟和数字系统硬件原理图的绘制、仿真分析、PCB板的设计与制作等。 4．由于这门课程的实验需要大量的时间练习，但受实验课时的限制需要学生课外补足（12到20学时），因此要求学生在实验前先预习实验内容并根据实验大纲的说明先期做好实验的准备（如系统设计电路草图、Verilog HDL语言程序等）。 ???????本指导书对综合性实验只给出设计的要求和指标不给实验源代码，由学生自己设计、编译、调试并运行；通过实验结果理解数字系统硬件的组成、原理与实现方法；在实验报告中回答思考题。???? 目 ???录 实验一 Quartus II软件的使用 3 实验二 组合逻辑与时序电路综合设计 7 实验三 Protel软件的使用 9 实验一 实验学时：2 实验类型：验证 实验要求：必修 一、实验目的 二、实验内容 三、实验原理、方法和手段 根据实验例程，编辑4位计数器、4 选1 数据选择器、简单算术逻辑单元。了解通过硬件描述语言的编程实现单元硬件的功能。通过仿真过程中显示的状态和有关输出情况学习组合逻辑与时序电路的原理和实现方法。 四、实验组织运行要求 根据本实验的特点、要求和具体条件，采用以学生自主训练为主的开放模式组织教学。 用Verilog HDL语言实现组合逻辑与时序电路。 用Verilog HDL语言实现时序电路。 五、实验条件 具备Windows操作系统、带有Quartus II软件的PC机。 六、实验步骤 1、阅读例程源代码 2、编译、运行 3、记录并理解运行显示的信息 4、回答思考题并撰写实验报告 七、思考题 D触发器组的器件 Reg8，输入信号 Din，输出信号Qout，位宽8位，时钟信号Clk，异步复位信号Rst，用于实现对8位数据总线的寄存，请描述出module 语句，并画出电路的示意图。 在实验报告中完成问题 1、2、3、4、5的说明。 八、实验报告 1、实验预习???????在实验前每位同学都需要对本次实验进行认真的预习，并写好预习报告，在预习报告中要写出实验目的、要求，需要用到的仪器设备、物品资料以及简要的实验步骤，形成一个操作提纲。对实验中的安全注意事项及可能出现的现象等做到心中有数，但这些不要求写在预习报告中。????????设计性实验要求进入实验室前写出实验方案，并经指导教师审阅后实施。2、实验记录???????学生开始实验时，应该将记录本放在近旁，将实验中所做的每一步操作、观察到的现象和所测得的数据及相关条件如实地记录下来。???????实验记录中应有指导教师的签名。3、实验报告??????主要内容包括对实验数据、实验中的特殊现象、实验操作的成败、实验的关键点等内容进行整理、解释、分析总结，回答思考题，提出实验结论或提出自己的看法。 九、 示例[1] 加法器 module addr (a, b, cin, count, sum); input [2:0] a; input [2:0] b; input cin; output count; output [2:0] sum; assign {count,sum} = a +b + cin; endmodule 示例[2] 比较器 module compare （equal，a，b）； input [1:0] a,b; // declare the input signal ; output equare ; // declare the output signal; assign equare = (a == b) ? 1:0 ; / * if a = b , output