内部存储器PPT.ppt

3.4.2 闪速存储器 闪速存储器（Flash Memory） 一种高密度、非易失性的读/写半导体存储器，它突破了传统的存储器体系，改善了现有存储器的特性。 闪速存储器是在EPROM功能基础上，增加了电路的电擦除和重新编程能力； 也叫快擦型存储器。 目前流行的U盘（也称优盘、闪盘）即为闪速存储器的其中一种形式。 闪速存储器的可擦写次数一般在1万次以上，也有人说有的U盘可多达100万次左右（无法核实）。 3.5? 高速存储器 3.5.1? 双端口存储器 3.5.2 多模块交叉存储器 3.5.3? 相联存储器 3.5.1 双端口存储器 双端口存储器采用空间并行技术： 同一个存储体使用两组相互独立的读写控制线路，可并行操作。 显卡上的存储器一般都是双端口存储器。 读写特点 无冲突读写 访问的存储单元不同，可并行读写存储体； 有冲突读写 访问同一存储单元，可使用/BUSY信号控制读写优先顺序； 动画演示： 3-24.swf 3.5.2 多模块交叉存储器 多模块交叉存储器采用时间并行技术。 存储器的模块化组织方式 顺序方式 优点：通过直接增添模块来扩充存储器容量比较方便； 缺点：各模块串行工作，存储器的带宽受到了限制。 交叉方式 优点：块数据传送时，可大大提高存储器的带宽； 缺点：模块间的依赖性强，且不易进行存储器的容量扩充。 CPU对多模块的同时访问； 多模块交叉存储器在CPU所访问连续存储空间时，主存的访问速度将会大幅度提高； 动画演示： 3-26.swf 动画演示： 3-27.swf 流水线存取示意图 P90 3.28 多模块交叉存储器——顺序方式 每个模块中的单元地址是连续的； 某个模块进行存取时，其他模块不工作，某一模块出现故障时，其他模块可以照常工作； 存储单元地址 高位——模块号； 低位——模块内的字号； 多模块交叉存储器——交叉方式 每个模块的单元地址是不连续的；连续地址分布在相邻的不同模块内。 对于数据的成块传送，各模块可以实现多模块流水式并行存取； 存储单元地址 低位——模块号； 高位——模块内的字号； 课本P91【例5】设存储器容量为32字,字长64位,模块数m=4,分别用顺序方式和交叉方式进行组织。存储周期T=200ns,数据总线宽度为64位, 总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少？ 顺序存储器和交叉存储器连续读出m=4个字的数据信息量为 q=4×64=256位 顺序存储器所需要的时间为 t1=m×T=4×200ns=800ns=8×10-7s 故顺序存储器的带宽为 W1=q/t1=256/(8×10-7)=32×107[bit/s] 交叉存储器所需要的时间为 t2= T+ (m-1)×τ=200ns + (4 -1) ×50ns= 350ns =3.5×10-7s 故交叉存储器的带宽为 W1=q/t1=256/(3.5×10-7)=73×107[bit/s] 3.5.3 相联存储器（补充） 相联存储器的基本原理 把存储单元所存内容的某一部分内容作为检索项，去检索该存储器，并将存储器中与该检索项符合的存储单元内容进行读出或写入。 相联存储器中选用来寻址存储器的字段叫做关键字。 相联存储器中项的格式 KEY，DATA 其中KEY是地址，DATA是被读写信息。 动画演示： 相联存储器的结构.swf 3.6? cache存储器 3.6.1? cache基本原理 3.6.2? 主存与cache的地址映射 3.6.3? 替换策略 3.6.4? cache的写操作策略 3.6.5? Pentium 4的cache组织 3.6.1 cache基本原理 使用Cache的原因 CPU速度越来越快，主存储器与CPU的速度差距越来越大，影响CPU的工作效率。 Cache的作用 在CPU和主存之间加一块高速的SRAM（Cache）； 主存中将要被访问的数据提前送到Cache中； CPU访存时，先访问Cache，若没有再进行数据调度。 使用Cache的依据 在一段时间内，CPU所执行的程序和访问的数据大部分都在某一段地址范围内，而该段范围外的地址访问很少； 动画演示：3.36.swf 程序访问的局部性原理 74LS139译码器 用于地址译码的2-4译码器； 输入2位地址信号，译码产生4个不同的选通输出； 外部的结构图 引脚作用： 输入信号A、B引入所要译码的两位地址信号； 输出信号/Y0 ~ /Y3 对应每一个存储单元，低电平有效； 使能信号/G ：当且仅当/G＝0时，译码器正常工作； 使能 控制端 地址 输入端 选通输出端 2Y1 2Y2 G1 G2 1A 1B 1Y0 1Y1 1Y2 1Y3 2Y0 2Y3