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第十一讲 一、教学内容： 第7章 有限状态机设计 7.1 一般有限状态机的设计 二、学目的及要求： 1、掌握常用状态机的设计步骤和方法； 2、更深入地理解VHDL语言现象和语句规则的特点； 三、授课课时：2课时 四、教学重点、难点：常用状态机设计步骤和方法。 作业 1、（1）画出十进制计数器的状态图；2）用状态机编程实现。 （3）上机调试并记录仿真结果。 2、状态图如下图所示，用状态机编程实现。 第十二讲 一、教学内容： 第7章 有限状态机设计 7.2 Moore型有限状态机的设计 二、学目的及要求： 1、掌握Moore型状态机的设计方法； 2、更深入地理解VHDL语言现象和语句规则的特点； 三、授课课时：2课时 四、教学重点、难点： Moore型状态机设计步骤和方法。 第十三、十四讲 一、教学内容： 第7章 有限状态机设计 7.3 Mealy型有限状态机的设计 7.4 状态编码 7.5 状态机剩余状态处理 二、学目的及要求： 1、掌握Mealy型状态机的设计方法； 2、掌握状态机的状态编码方式； 3、掌握状态机剩余状态的处理方法； 42、更深入地理解VHDL语言现象和语句规则的特点； 三、授课课时：4课时 四、教学重点、难点： 状态机状态编码方法及剩余状态处理方法。 作业： P191 7-1 7-4 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT(D :IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK ,STATUS : IN STD_LOGIC; CS,A0,RC,K12X8 : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(11 DOWNTO 0)); END AD574; ARCHITECTURE behav OF AD574 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL current_state, next_state: states ; SIGNAL REGL :STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGIN COM: PROCESS(current_state,STATUS) BEGIN CASE current_state IS WHEN st0 = CS=1; A0=0; RC=0; LOCK=0; next_state = st1; WHEN st1= CS=0; A0=0; RC=0; LOCK=0; next_state = st2; WHEN st2= CS=0; A0=0; RC=0; LOCK=0; IF (STATUS=1) THEN next_state = st2; ELSE next_state = st3; END IF ; WHEN st3= CS=0; A0=0; RC=1; LOCK=0; next_state = st4; WHEN st4= CS=0; A0=’1; RC=1; LOCK=1; next_state = st0;