第7章 VH的DL语句.ppt

习 题 7 -8. 说明以下两程序有何不同，哪一电路更合理？试画出它们的电路。 程序1： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EXAP IS PORT ( clk,a,b : IN STD_LOGIC; y : OUT STD_LOGIC ); END EXAP ; ARCHITECTURE behav OF EXAP IS SIGNAL x : STD_LOGIC; BEGIN PROCESS BEGIN WAIT UNTIL CLK =1 ; x = 0; y = 0; IF a = b THEN x = 1; END IF; IF x=1 THEN y = 1 ; END IF ; END PROCESS ; END behav; 习 题 程序2： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EXAP IS PORT ( clk,a,b : IN STD_LOGIC; y : OUT STD_LOGIC ); END EXAP ; ARCHITECTURE behav OF EXAP IS BEGIN PROCESS VARIABLE x : STD_LOGIC; BEGIN WAIT UNTIL CLK =1 ; x := 0; y = 0; IF a = b THEN x := 1; END IF; IF x=1 THEN y = 1 ; END IF ; END PROCESS ; END behav; 实 验 与 设 计 实验7 -1 循环冗余校验(CRC)模块设计 实验目的：设计一个在数字传输中常用的校验、纠错模块：循环冗余校验CRC模块，学习使用FPGA器件完成数据传输中的差错控制。 实验原理：CRC即Cyclic Redundancy Check 循环冗余校验，是一种数字通信中的信道编码技术。经过CRC方式编码的串行发送序列码，可称为CRC码，共由两部分构成：k位有效信息数据和r位CRC校验码。其中r位CRC校验码是通过k位有效信息序列被一个事先选择的r+1位“生成多项式”相“除”后得到的(r位余数即是CRC校验码)，这里的除法是“模2运算”。CRC校验码一般在有效信息发送时产生，拼接在有效信息后被发送；在接收端，CRC码用同样的生成多项式相除，除尽表示无误，弃掉r位CRC校验码，接收有效信息；反之，则表示传输出错，纠错或请求重发。 实 验 与 设 计 循环冗余校验(CRC)模块设计 sdata：12位的待发送信息 ； datald：sdata的装载信号； error：误码警告信号 ； datafini：数据接收校验完成； rdata：接收模块(检错模块)接收的12位有效信息数据； clk：时钟信号； datacrc：附加上5位CRC校验码的17位CRC码，在生成模块被发送，在接收模块被接收； hsend、hrecv：生成、检错模块的握手信号，协调相互之间关系； 实 验 与 设 计 循环冗余校验(CRC)模块设计 图7-20 CRC模块 【例7-38】 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; USE ieee.std_logic_arith.ALL; ENTITY crcm IS PORT (clk, hrecv，datald : IN std_logic; sdata : IN std_logic_vector(11 DOWNTO 0); datacrco : OUT std_logic_vector(16 DOWNTO 0); datacrci : IN std_logic_vector(16