[工学]第7章常用模块设计实例-计数器、分频器、键盘、显示等选讲.ppt

用VHDL设计一个模为60，具有异步复位、同步置数功能的8421BCD码计数器，并使用MAX+plus Ⅱ进行仿真。 --CNT60.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT60 IS PORT(CI:IN STD_LOGIC; --计数控制 NRESET:IN STD_LOGIC; --异步复位控制 LOAD:IN STD_LOGIC; --置数控制 D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); --待预置的数 CLK:IN STD_LOGIC; CO:OUT STD_LOGIC; --进位输出 QH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); --输出高4位 QL:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); --输出低4位 END ENTITY CNT60; ARCHITECTURE ART OF CNT60 IS BEGIN CO=1WHEN(QH=0101AND QL=1001AND CI=1)ELSE0; --进位输出的产生 PROCESS(CLK,NRESET) IS BEGIN IF (NRESET=0)THEN --异步复位 QH=0000; QL=0000; ELSIF(CLKEVENT AND CLK=1)THEN --同步置数 IF (LOAD=1)THEN QH=D(7 DOWNTO 4); QL=D(3 DOWNTO 0); ELSIF(CI=1)THEN --模60的实现 IF (QL=9)THEN QL=0000; IF(QH=5)THEN QH=0000; ELSE QH=QH+1; --计数功能的实现 END IF; ELSE QL=QL+1; END IF; END IF; END IF; END PROCESS; END ARCHITECTURE ART; 仿真结果如图所示。 --BCNT8.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY BCNT8 IS PORT(CP,DIR:IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); 分频电路的设计 在基于EDA技术的数字电路系统设计中，分频电路应用得十分广泛，常常使用分频电路来得到数字系统中各种不同频率的控制信号。所谓分频电路，就是将一个给定的频率较高的数字输入信号，经过适当的处理后，产生一个或数个频率较低的数字输出信号。分频电路本质上是加法计数器的变种，其计数值由分频常数N=fin/fout决定，其输出不是一般计数器的计数结果，而是根据分频常数对输出信号的高、低电平进行控制。 --FJYFP.VHD, 将1 kHz的信号变为50 Hz LIBRARY IEEE; USE IE