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东北大学硕士学住论文 第五章基于FPGA的FIR数字庭波器设计 图5．2四阶FIR数字滤波器结构 FIRfilt日 Stxuctureoffour-order Fig．5．2 5．2．2四阶FIR滤波器各模块功能的实现 在四阶FIR数字滤波器的设计中采用模块化的设计方法【38】，为了简化设计过程，将 系统分为四个模块：移位寄存器模块、地址发生器模块、查找表模块、累加器模块，最 后将设计结果进行了仿真验证。 5．2．2．1移位寄存器模块 输入部分是由四个移位寄存器构成，主要功能是使并行输入数据通过不同的触发 器，产生不同的延迟，把二进制输入数据z(H)由低位向高位逐位串行输出，为下一模块 的输入做准备例。 一个移位寄存器模块如图5．3所示。其中data(7：O)为一个八位的并行输入数据； clk为同步时钟信号；豫姒为四个移位寄存器并行输入同步加载信号的控制端口：q为 由第一个移位寄存器输入，通过此端口实现输入数据的依次传递。其余三个移位寄存器 与此相同，利用原理图输入方法实现。 一43— 东北大学硕士学位论文 第五章基于FPGA的FIR数字滤波器设计 da曲旧：0》datanexz7：O clk q reset 图5．3移位寄存器模块 Shi_ft module Fig．5．3 rcgistH 5．2．2．2地址发生器模块 这一模块主要是将四个移位寄存器同时传输过来的输出信号根据产生的不同延迟 通过寄存器单元组合成四位的二进制信号，依次作为查找表(U丌)的地址输入。 地址发生器单元模块如图5．4所示。其中a、b、c、d分别为由四个移位寄存器串行 输出信号的输入端口，cll【为同步时钟信号，roset为寄存器单元加载信号的控制端口； d_out(3：O)为组合后的四位二进制数据输出端口。 一 d 图5．4地址发生器模块 Address Fig．5．4 generatormodule 5．2．2．3查找表模块 信号滤波器产生的滤波器系数按照分布式算法原理构建查找表，使每对应一种四位二进 制数据的地址输入都会得到对应的数据输出。 查找表模块如图5．5所示。其中tablein(3：o)为四位的查找表地址输入端口；cll【 查找表数据输出端口。 talbein·日：0’ cm table outIS：0 reset 图5．5查找表模块 LUTmodule Fig．5．5 一44— 东北大学硕士学位论文 第五章基于FPGA的FIR数字滤波器设计 表5．1四阶FIR滤波器查找表 LUT