[经济学]第4章组合逻辑电路.pptVIP

4.1.1 编码器 2．二—十进制编码器 4.1.2 集成编码器及其应用 集成3位二进制优先编码器74LS148的真值表 2. 编码器的应用 4.2.1 译码器 4.2.2 集成译码器 74LS138真值表: 2．二—十进制译码器 74LS42二—十进制译码器功能表 3．显示译码器 74LS48的管脚排列图(a)符号图 (b)管脚图 辅助端功能 4.2.3 含有译码器的组合电路的分析与设计 4.3.1 数据选择器 4选1数据选择器 4.3.2 集成数据选择器 4.3.3 含有数据选择器的组合电路的分析与设计 例4-4: 4.4.1 半加器 4.4.2 全加器 全加器的逻辑表达式 全加器的逻辑图和逻辑符号 4.4.3 多位加法器 多位数相加时，要考虑进位, 进位的方式有串行进位和超前进位两种。可以采用全加器并行相加串行进位的方式来完成。 4.5.1 编码器的扩展 4.5.2 译码器的扩展 4.5.3 数据选择器的扩展 本章小结 集成电路按照集成规模的不同，分为小规模、中规模和大规模等类型。编码器、译码器、数据选择器、加法器等是常用的中规模组合逻辑集成电路。为增加使用灵活性且便于功能扩展，这类中规模集成电路大多数都设置了附加的控制端（或称使能端、选通输入端、片选端等）。这些控制端既可用于控制电路的状态（工作或禁止），又可作为输出信号的选通输入端，还能用作输入信号的一个输入端以扩展电路功能。合理运用这些控制端能最大限度地发挥电路的潜力。此外灵活运用这些器件还可设计完成任何其他逻辑功能组合电路。 1．含有数据选择器的组合电路的分析 方法:只需将Ai、Di对应的输入变量或数值代入相应的数据选择器输出表达式即可。 例4-3: 分析图示电路。 A，B，C， Di分别代入八选一数据选择器输出表达式 （a）图中: 写出真值表 三变量多数表决器 电路的逻辑功能 1 2 3 （b）图中: 同理可得 即：二变量异或门电路 2．含有数据选择器的组合电路的设计 数据选择器的主要特点： （1）具有标准与或表达式的形式。即： （2）提供了地址变量的全部最小项。 （3）一般情况下，Di可以当作一个变量处理。 　　因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。 （1）公式法 选用八选一数据选择器 比较F和Y，得： 三变量多数表决器真值表及八选一数据选择器功能如下表 所示。 D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y F A2 A 1 A0 用数据选择器实现三变量多数表决器。 选用四选一数据选择器 三变量多数表决器的最小项表达式： 4选1数据选择器输出信号的表达式： 比较F和F′，得： 例4-4电路连接图 (a)八选一连接电路； (b)四选一连接电路 所得电路连接图如下所示： （2）卡诺图法 1 1 1 0 1 0 1 0 0 0 10 11 01 00 A2A1 A0 D0 D1 D3 D2 求Di的方法 4.4 半加器与全加器 4.4.1 半加器 4.4.2 全加器 4.4.3 多位加法器 退出 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si ：本位的和， Ci ：向高位的进位。 全加器的真值表 在此基础上，采用超前进位技术及片间超前进位技术可进一步提高多片级联的运算速度。目前已有 74LS283、74LS183等四位加法器集成电路供应市场需求。 下图是一个四位串行进位加法器。 4.5.1 编码器的扩展 4.5.2 译码器的扩展 4.5.3 数据选择器的扩展 退出 4.5 集成组合电路的扩展 16线-4线优先编码器 集成3位二进制优先编码器74LS148的级联 4线- 16线译码器 74LS1