[工学]FPGA／CPLD结构与应用.ppt

第3章 FPGA／CPLD结构与应用 FPGA 与 CPLD 3.1 概 述 3.1.1 可编程逻辑器件的发展历程 3.1.1 可编程逻辑器件的发展历程 最大的PLD供应商之一 FPGA的发明者，最大的PLD供应商之一 ISP技术的发明者 提供军品及宇航级产品 3.1.2 可编程逻辑器件的分类 3.1.2 可编程逻辑器件的分类 3.1.2 可编程逻辑器件的分类 从编程工艺上划分 熔丝（Fuse）型器件 反（逆）熔丝（Antifuse）型器件 EPROM型器件（紫外线擦除电可编程） EEPROM型器件（电可擦写编程器件） SRAM（静态随机存储器）型 Flash型 3.2 简单PLD原理 PROM PROM PROM PLA PLA PAL GAL GAL：Generic Array Logic，通用阵列逻辑 GAL特点： 与阵列可编程，或阵列固定； 输出部分增加输出逻辑宏单元（OLMC）； 采用EECMOS工艺； 加密单元，防抄袭。 GAL分类： 普通型； 通用型； 异步型； FPLA型； 在线可编程型 GAL GAL 3.3 CPLD结构与工作原理 CPLD起源于简单PLD，大部分具有可擦写、非易失特性，而且出现了边界扫描和在线可编程等高级特性； CPLD主要由可编程逻辑宏单元（Logic Macro Cell，LMC）和围绕这些单元的可编程互连矩阵组成。 3.3 CPLD结构与工作原理 3.3 CPLD结构与工作原理 MAX7000的五个主要组成结构： 逻辑阵列块（LAB） 宏单元（LMC） 扩展乘积项（共享、并联） 可编程连线阵列（PIA） I/O控制块 (1) 逻辑阵列块（LAB） (2) 宏单元 (3) 扩展乘积项 (4) 可编程连线阵列PIA 在各个逻辑宏单元之间以及逻辑宏单元与I/O引脚之间提供信号连接的网络； CPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。 (5) I/O控制块 能兼容TTL和CMOS多种接口和电压标准 每个I/O可配置为输入、输出、双向工作方式 降低功耗，防止过冲和减少噪声 3.4 FPGA结构与工作原理 查找表的基本原理 查找表的基本原理 FLEX 10K FPGA内部结构图 （1）逻辑单元LE 进位链 级联链（实现多输入项的逻辑函数） （2）逻辑阵列块LAB （3）快速通道FastTrack （4）I/O单元 （5）嵌入式阵列块EAB EAB的字长是可配置的 FLEX 10KE 系列 管芯尺寸比较 CPLD与FPGA的区别 CPLD与FPGA的区别 FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个LAB结合起来实现。 CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。 CPLD与FPGA的选用考虑 CPLD与FPGA的结构差别；掌握三大基本特征： 单元 互连 编程工艺 封装形式； 价格 3.5 FPGA/CPLD测试技术 3.5.1 内部逻辑测试 在设计时加入用于测试的部分逻辑，即可测试性设计（Design For Test，DFT），用于设计完成后测试关键逻辑。 扫描寄存器； 嵌入式逻辑分析仪（如Altera的SignalTap） 问题：测试覆盖率！ 3.5.2 JTAG边界扫描测试 20世纪八十年代，联合测试行动组（Joint Test Action Group, JTAG）开发了IEEE1149.1—1990边界扫描测试规范。 边界扫描测试（Board Scan Test, BST ）技术能有效进行高密度引脚器件的测试。 大多数FPGA/CPLD器件具备BST能力。 3.5.2 JTAG边界扫描测试 3.5.2 JTAG边界扫描测试 3.5.2 JTAG边界扫描测试 JTAG BST需要的寄存器： 指令寄存器 旁路寄存器 边界扫描寄存器 可用边界扫描寄存器测试外部引脚的连接，或在器件运行时捕获内部数据。 边界扫描描述语言BSDL，是VHDL的子集。 3.6 FPGA/CPLD产品概述 3.6 FPGA/CPLD产品概述 3.6 FPGA/CPLD产品概述 3.6 FPGA/CPLD产品概述 3.7 FPGA/CPLD编程与配置 3.7.1 CPLD的ISP方式编程 3.7.1 CPLD的ISP方式编程 3.7.2 使用PC并行口配置FPGA Altera的SRAM LUT结构器件的6种配置模式（由模式引脚MSEL1、MSEL0设定）： 配置器件模式（如EPC器件） PS（被动串行）模式：MSEL1=0、MSEL0=0 PPS（被动并行同步）模式：MSEL1=1、MSEL0=0 PPA（被动并行异步