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多路数据采集系统中ＦＩＦＯ的设计 　　摘 要：首先介绍了多路数据采集系统的总体设计、 FIFO芯片IDT7202。然后分别分析了FIFO与CPLD、AD接口的设计方法。由16位模数转换芯片AD976完成模拟量至位数字量的转换,由ATERA公司的可编程逻辑器件EPM7256A完成对数据的缓存和传输的各种时序控制以及开关量采样时序、路数判别。采用FIFO器件作为高速A/D与DSP处理器间的数据缓冲,有效地提高了处理器的工作效率。 　　关键词：IDT7202;CPLD;FIFO;电路设计 　　中图分类号：TP23文献标识码：B 　　文章编号：1004-373X(2009)05-096-02 　　 　　Design of FIFO in Multi-channel Data Acquisition System 　　XU Ruiya,LI Ling 　　(Nanjing College of Information Technology,Nanjing,210046,China) 　　Abstract：The design of multi-channel data acquisition system and FIFO chip IDT7202 are introduced.Then the design method of FIFO with the CPLD,A/D interface are analysed.16 bit analog-digital conversion chip AD976 is applied to complete the analog-to digital conversion,ATERA Company′s programmable logic device EPM7256A is adopted to complete the data cache and transfer time sequence control,and the switching of sampling time sequence and approach discriminant.Using FIFO devices as high-speed A/D time sequence and DSP processor′s data buffer,the efficiency of processor is improved effectively. 　　Keywords：IDT7202;CPLD;FIFO;circuit design 　　 　　随着数字信号处理芯片DSP技术的发展,信号处理的速度越来越快,容量越来越大,为了配合不同时钟域之间的数据传输,必须使用FIFO来达到数据匹配的目的,从而提高系统性能。 　　 　　1 系统的总体设计 　　 　　系统主要由信号采集电路AD,FIFO,CPLD和TI公司数字信号处理芯片TMS320C5409组成。可以采集32路模拟量,64路开关量。接收到的模拟信号首先要通过运放放大、采样、然后通过模拟电子开关、再实现A/D转换,转换的数据经FIFO送至DSP处理,CPLD负责控制数据采集、A/D转换和数据读写的时序。系统结构框图如图1所示。 　　 　　系统中使用了2片高速A/D转换芯片AD976,AD976是AD公司生产的模数转换器,它是采用电荷重分布技术的逐次逼近型模数转换器,FIFO选用了IDT公司的IDT7202。它具有输入和输出两套数据线,独立的读/写地址指针,在读/写脉冲的控制下顺序地从双口FIFO读/写数据,读/写地址指针均从第一个存储单元开始,直到最后一个存储单元,然后又回到第一个存储单元。系统采用了2片IDT7202将数据宽度扩展为16位,D0～D1为64路开关量数据；D2～D15为32路模拟量数据。在系统工作时,IDT7202内部的仲裁电路通过对读指针和写指针的比较,相应给出FIFO的空(EF)和满(FF)状态指示；CPLD可以根据所获得的FIFO状态标志控制FIFO的读/写时序,实现对FIFO的读/写操作。 　　 　　2 FIFO 芯片IDT7202的介绍 　　 　　FIFO(First In First Out)简单说就是指先进先出。作为一种新型大规模集成电路,FIFO芯片以其灵活、方便、高效的特性,逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中得到越来越广泛的应用。IDT7202是一种高速、低功耗、双端口存储器,输入、输出有9位数据,芯片容量为1K×9 b,输入/输出端口由单独的时钟和使能信号控制,具有“空”、“满”、“半满”和 “几乎空、几乎满”标志。IDT7202的9位输入/输出端口由单独的时钟和使