第7章_数字频率合成器的设计教材教学课件.pptVIP

第7章 数字频率合成器的设计 ; 7.1 设计任务; 7.2 设计方案论证;图7.1 MCU和锁相环路相结合的实现方案电路框图; 1. 前置分频器分频比的确定 由得 , 故  Δf=f0(N+1)-f0(N)= 式中Δf为频率间隔。 由 得 ，若f0的范围为f0 min～f0 max，则N对应有Nmin～Nmax。 7.2.2 MCU和DDS芯片相结合的实现方案 DDS的基本原理是利用采样定理，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理可用图7.2表示。 ;图7.2 DDS 的原理框图; 相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将频率控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。 ; 用相位累加器输出的数据作为波形存储器(ROM)的相位取样地址，这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查表查出，完成相位到幅值的转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。  利用 MCU和DDS芯片相结合的实现方案如图7.3所示。;图7.3 MCU和DDS芯片相结合的电路框图;7.3 系统硬件设计 ; DDS 芯片AD9835的原理框图如图7.5 所示。其中，相位累加器为32位，取其高12位作为读取余弦波形存储器的地址。当时钟使相位累加器的输出也即余弦ROM 寻址地址每递增频率设定为K时，对应的波形相位变化为 ;图7.5 AD9835的原理框图; 因此，改变相位累加器设定值K ，就可以改变相位值ΔΡ，从而改变合成信号频率f。 经简化，合成信号频率可由下式决定： 式中，fmt=50 MHz，由高稳??度晶体振荡器获得，K值在1K232之间，最低频率fmin=fmt/232，为0.0116 Hz，这就是频率合成器的频率分辨率。根据Nyquist采样定律可知，重建信号频率最高可达fmt/2，但通常取最高频率fmax=fmt/3。 ; 2) AD9835芯片内部结构 AD9835内部结构框图如图7.6所示，它有一个32位相位累加器，两个32位频率寄存器F0和F1（用于设定K值），四个12位相位寄存器P0、P1、P2、P3。程控切换F0、F1时，可实现相位PSK调制。余弦函数表存储在ROM中。 32位相位累加器的输出值截取高12位后与12位相位寄存器Pi值相加，构成12位的相位地址，去寻址余弦ROM表，寻址得到的幅度值经10位的高速D/A转换后成为合成余弦信号。输出信号总谐波分量的畸变量与时钟频率和输出信号频率之比m=fmt/f有关，m值愈大，谐波畸变愈小；m值最小时，谐波畸变最大。为消除m值较小时的谐波畸变，输出端采用LC高阶低通滤波器滤除高次谐波。在设计中采用5阶Butterworth低通滤波器，可以将50 MHz以上的高次谐波功率降低60 dB，可完全满足高精度信号源的要求。 ;图7.6 AD9835内部结构框图; 3) 引脚说明 AD9835引脚功能说明如表7.1所示。 ;表7.1 AD9835引脚功能说明 ; 4) 命令及控制寄存器说明 AD9835的命令及控制寄存器说明见表7.2～表7.8。 ;表7.2 控制寄存器 ;表7.3 控制寄存器地址 ;表7.4 命令 ;表7.5 控制AD9835 ;表7.6 写数据到寄存器 ;表7.7 设置SYNC、SELSRC ;表7.8 开关、复位、清零 ; 引脚PSELSCT 、PSEL0、 PSEL1是外加调制信号，可用于对DDS进行直接位控调制，实现数字二值调频（FSK）和数字四值调相（PSK）。引脚FSYNC、 SCLK 、SDATA用来对DDS进行程控工作模式设定。数据传输方式为同步串行方式。AD9835可以设定为SLEEP、 RESET工作方式。在SLEEP工作方式下，功耗为1.75 mW。 ; 2. AD9835的典型应用电路 如图7.7所示，REFIN与REFOUT相连接，则参考电压为1.21 V。在引脚REFIN接一个10