组合逻辑电路设计的一种方法.docVIP

组合逻辑电路设计的一种方法 　　摘 要：在ASIC设计和PLD设计中组合逻辑电路设计的最简化是很重要的，在设计时常要求用最少的逻辑门或导线实现。在ASIC设计和PLD设计中需要处理大量的约束项，值为1或0的项却是有限的，提出组合逻辑电路设计的一种新方法。该方法不考虑这些约束项，只考虑那些值为1或0的项，因而可以简化设计步骤。该方法特别适合于有大量约束项的组合逻辑电路设计。例举2个组合逻辑电路实例，说明按照这个改进的方法可以大大减少组合逻辑电路设计步骤。 　　关键词：最简化；约束条件；组合逻辑电路设计；编码器；奎恩-麦克拉斯基法 　　中图分类号：TN710 文献标识码：B 　　文章编号：1004-373X(2008)06-006-02 　　A New Method about Combinational Circuit Synthesis 　　ZUOQuansheng 　　(Changzhou Institute of Technology，Changzhou，213002，China) 　　Abstract：Minimization is an important step in both ASIC design and in PLD-based design.It is highly desirable to find the simplest implementation that is the one with the smallest number of gates or wires.A large number of constraint terms are dealt with in both ASIC design and in PLD-based design，but the terms whose value is 1 or 0 is limited. A new method about combinational-circuit synthesis is proposed.This method can′t deal with these constraint terms.It can only deal with those terms whose value is 1 or 0.So the steps of synthesis is simplied.It is specialized utilized in those combinational circuit synthesis which has a large number of constraint terms.Two actual examples are proposed to give evidence that according to this method we can minimize the steps of synthesis. 　　Keywords：minimization；constraint condition；combinational circuit synthesis；encoder；Quine-McClusky algorithm 　　 　　组合逻辑电路设计的最简化无论在ASIC设计和PLD设计中都很重要。因为组合逻辑电路中多余的门和输入端需要ASIC芯片的更多面积，因而也增加了他的成本；PLD的门电路是固定的，组合逻辑电路中有多余的门和输入端就需要容量更大、速度更慢、价格更高的PLD。因为用一般的逻辑表达式实现的组合逻辑电路的规模随输入变量的数目增加而成指数级增加，所以直接用一般的逻辑表达式实现逻辑电路是不经济的。现在组合逻辑电路设计有很多种方法，但这些方法对那些有大量约束项的组合逻辑电路设计不是最好的。工程上常见的组合逻辑电路常有很多输入变量，对多输入变量的组合逻辑电路设计，文献\[1\]和文献\[2\]介绍的公式法和卡诺图法都不适用。这些组合逻辑电路常有很多约束条件，使用文献\[1\]介绍的奎恩-麦克拉斯基法步骤很多。例如3位二进制(8线-3线)编码器有8个输入变量??I7I6I5I4I3I2I1I0，3个输出变量Y2Y1Y0。8个输入变量I7I6I5I4I3I2I1I0?е挥?8种允许的组合，00000010000010000010000010000000。另外248种组合是不允许出现的约束项。任何一个输出变量实际上只有4种组合为1，4种组合为0。又如并行比较型模/数变换器ADC0881芯片中有255个时钟锁存器(可用??C255C254…C2C1?П硎?)。这255个变量的组合数量是很大的，但他的