高速电路信号完整性透彻分析及PCB设计基础.pptxVIP

高速电路信号完整性分析及PCB设计基础内容提要信号完整性分析的必要性何谓“高速电路”？信号上升时间RT与信号带宽BW信号完整性分析基础传输线的物理基础传输线与反射传输线与串扰差分对与差分阻抗高速电路PCB设计基础当今流行的PCB设计工具简介电阻、电容的选型及应用PCB设计要点参考书目《信号完整性分析》Eric Bogatin著，李玉山 译《高速数字设计》Howard Johnson著，沈立 译《信号完整性问题和印制电路板设计》刘雷波 译《高速电路设计实践》王剑宇 编著 信号完整性分析的必要性电路设计只存在两类人：已经遇到信号完整性问题的人将要遇到信号完整性问题的人 物理互连的电阻、电容、电感和传输线效应影响了系统性能。Eric将后果归结为四类SI问题：反射(reflection)；串扰(crosstalk)；电源噪声（同步开关SSN、地弹、轨道塌陷）；电磁干扰(EMI)。高速电路的简单判断方法根据时钟频率?clk估算有效带宽BW BW=5×?clk(GHz)（保守估计）计算信号有效波长λ：（信号在PCB上的速度：6in/ns） 判断：如果信号传输长度 L≥λ/6 = 1/BW (in)，则可以认为此电路为高速电路！ 算例1：时钟频率为50MHz，BW=0.25GHz，则尺寸L大于4in（约10cm）算例2：时钟频率为20MHz，BW=0.10GHz，则尺寸L大于10in（25.4cm） 均可认为是高速电路！低速信号：集总式思维，认为传输线上各点状态相同，在分析时可被集中成一点；高速信号：分布式思维，认为传输线上各点状态不同，在分析时应视为不同的多点！信号上升时间（RT）第一种定义为10-90上升时间，即信号从高电平的10%上升到90%所经历的时间。另一种是20-80上升时间，即信号从高电平的20%上升到80%所经历的时间。两种都被采用，从IBIS模型中可看到这点。对于同一种波形，自然20-80上升时间要更短。 信号上升时间RT约为信号周期Tclk的7%带宽BW（膝频率Fknee）与上升时间RT的关系： BW = 0.35/RT = 5×?clk 217531 信号的上升边沿越陡峭，上升时间越短，信号的带宽越宽！此处时钟频率虽然只有100MHz，但其有效带宽可能超过500MHz ！随着信号上升时间RT的减小，反射、串扰、轨道塌陷、电磁辐射、地弹等问题变得更严重，噪声问题更难于解决，上一代产品中设计方案在这一代产品中可能不适用了。信号陡峭的上升沿，是产生信号完整性问题的罪魁祸首。 信号完整性（SI）定义信号完整性（Signal Integrety， SI）最原始的含义：信号是否能保持其应该具有的波形。信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现：对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。?信号完整性问题的根源在于信号上升时间的减小。即使布线拓扑结构没有变化，如果采用了信号上升时间很小的IC芯片，现有设计也可能工作失败。研究SI的必要性原先对方干扰、噪声的三大经典法宝：接地、滤波、屏蔽，显得感性和粗放（对付外扰）在过去的低速时代，电平跳变时信号上升时间较长，器件间的互连线不至于影响电路的功能，没必要关心信号完整性问题。但在今天的高速时代，随着IC输出开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。另外，对低功耗追求使得内核电压越来越低，1.2v内核电压已经很常见了。因此系统能容忍的噪声余量越来越小，这也使得信号完整性问题更加突出。这是一个受反射影响的方波数字信号，波形的畸变仅仅是反射的结果，没有迭加其他噪声。假设低电平逻辑小于0.7v，高电平大于2v。对于高电平来说，震荡的低谷部分可能会冲到2v以下，此时电路处于不定态，可能引起电路误动作。 2. 信号完整性分析基础传输线的物理基础传输线与反射传输线与串扰差分对与差分阻抗理解阻抗是理解信号完整性问题的关键。 瞬态阻抗 特性阻抗 可控阻抗2.1 传输线理论信号路径返回路径返回路径有时是个电压平面，如Vcc或Vdd平面；有时是一个低电压平面（地平面）。。 信号完整性的许多问题，都是返回路径设计不当产生的。要认真设计信号之外其他路径的几何形状。 twisted pair ──双绞线 coax──同轴电缆 coplanar ──共面线 microstrip── 微带线 embedded microstrip ──嵌入微带线 stripline 带状线 ──asymmetric stripline ──非对称带状线 互连中常用的各种均匀传输线横