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期末考试《EDA》试卷 A 一、填空题：(每空1分，共20分) 1、一般把EDA技术的发展分为 、 和 三个阶段。 2、VHDL的全称是 。 3、VHDL于 年正式推出，是目前标准化程度最高的硬件描述语言。 4、一个完整的VHDL设计实体由 、 、 、 和 等部分构成。 5、VHDL的实体是由 和 组成。 6、VHDL字符是以 括起来的数字、字母和数字。 7、VHDL的变量是一个 ，只能在进程、函数和过程中声明和使用。 8、VHDL顺序语句只出现在 、 和 中， 是按程序书写的顺序自上而下、一条一条地执行。 9、VHDL子程序有 和 两种类型。 10、在VHDL的各种并行语句语句之间，可以用 来交换信息。 二、题：(每小题分共分) 四、 程序改错：(找出错误并改正，找出每处错误1分，改正1分共20分) 1、architecture rtl of start is Process clk signal count : integer range 0 to 7; begin if (clkevent and clk=1) count = count + 1; if(count=0) then carryout = 1; else carryout = 0; end if; end process; end rtl; library ieee; use ieee_std_logic_1164.all; entity dm (a,b: in std_logic; c: out std_logic) end md; architecture li for dm is begin c:= a and b; 五、编程题：(第1题6分，第2题6分，第3题9分，第4题9分，共30分) 1、利用VHDL语言描述一个三态门电路 2、利用VHDL语言描述4位二进制数据比较器 利用VHDL语言描述一个同步置位、复位的D触发器 4、利用VHDL语言设计一个分频系数为16的分频器 期末考试《EDA实验》试卷B 一、填空题：(每题6分，共30分) 1、常用的设计输入方式有 、 、 2、 库提供了基本的逻辑元器件。 3、MAX+plusⅡ编译器包括两大功能： 和 。 4、在设计输入完成之后，应立即对设计文件进行 。 5、MAX+plusⅡ是 公司自己开发的EDA工具软件。 二、题：(每小题分共分)、题：(每小题分共分) 1、在原理图设计中，可以把input元件反转180°作为output元件使用（ ） 2、文本设计或原理设计，编译成功后都能封装为自定义符号（ ） 四、改错题：(共15分) 注：找出错误并改正 library ieee use ieee.std_logic_1164.all; entity nand2 is port (a,b, in std_logic; y: out std_logic; end nand2; architecture nand2_1 of nand2 is y=a nand b; end nand2_1; 五、编程题：(每小题15分，共30分) 利用IF语言描述四选一数据选择器。 2、利用条件信号赋值语句描述四选一数据选择器 三、 密 封 线 内 不 要 答 题 密封线 系 学 号 姓 名 装订线 密 封 线 内 不 要 答 题 密封线 系 学