超大规模集成电路设计导论第7章节：半定制设计模式幻灯片.ppt

第七章 半定制设计模式 * * 清华大学计算机系 §1 引 言 实现策略:正向设计和逆向设计。 自动化策略:自动设计、半自动设计和手工设计。 * * 层次式策略 * * 版图结构实现技术 * * §2 门阵列、宏单元阵列及门海 一、门阵列设计模式 母片结构 * * 门阵列设计模式（gate array design style）又称为母片（master slice）法。 它预先设计和制造好各种规模的母片，如1000门，3000门，5000门，10000门…… 母片上除其金属连线及引线孔以外的各层图形均是固定不变的，且以阵列形式排列。 母片 * * 两种基本单元结构 基本单元的高度，宽度都是相等的，并按行排列。 * * 单元库中存放的信息 NAND3、电路图、逻辑图 版图：孔、引线 电路参数：扇入、扇出、门延迟时间 * * 门阵列设计的特点 单元库：单元库中存有上百种不同功能的单元电路，这些单元作为系统设计的基础，可以重复使用。 门阵列的生产制造可以分为两个相对独立的过程： 第一个过程是母片的制造，同时提供与之配套的单元库。 第二个过程是根据用户所要实现的电路，完成母片上电路单元的布局及单元间连线。然后对这部分金属线及引线孔的图形进行制版、流片。 * * 门阵列设计的优点 事先制备母片，使设计周期缩短。 母片及库单元都是事先设计好，并经过验证。因此，正确性得到保证。 门阵列模式非常规范，自动化程度高。 价格低，适合于小批量的ASIC设计。 门阵列设计的缺点 芯片利用率低，70%左右。 不够灵活，对设计限制得太多。 布通率不能做到100%布通，要人工解决剩线问题。 * * 二、宏单元阵列模式（macro-cell array） 为了提高门阵列的芯片利用率，一种改进的结构是去掉垂直方向的走线通道，跨越单元行的线可以利用空闲栅来完成。 * * 三、门海设计模式（sea of gates） 门海设计模式进一步改进了宏单元阵列的版图结构，取消了水平方向的走线通道，成为一种无通道（channel-less）的门阵列，它仍然保留了半定制设计法的优点：母片预制。 * * §3 标准单元设计模式 * * 单元库 有200种左右标准单元。 存储信息：包括逻辑符号、电路图、物理版图和电学参数。 单元的逻辑功能，电性能及几何设计规则等都是经过验证和分析的。 与门阵列库单元不同的是，这里的物理版图是从最低层到最高层各层图形都包括在内。 * * 标准单元布图方法 标准单元按行排列，行与行之间留有布线通道，同行或相邻行的单元相连可通过单元行的上、下通道完成。隔行单元之间的垂直方向互连则必须借用事先预留在“标准单元”内部的走线道（feed-through）或在两单元间设置的“走线道单元”（feed-through cell）或“空单元”（empty cell）来完成连成。 * * 标准单元模式的优点 比门阵列更加灵活的布图方式。 可以解决布通率问题，达到100%布通率。 “标准单元”预先存在单元库中，可以提高布图效率。 标准单元设计模式，由于其自动化程度高、设计周期短、设计效率高。十分适用于ASIC的设计，是目前应用最广泛的设计方法之一。 * * 标准单元的改进 随着集成电路工艺的发展，标准单元布图方式也在不断的改进，由于增加了布线层数（3~7层）和采用“跨单元布线”（over-cell routing）技术。 可允许出现不等高的单元。 而单元引线端的位置也可以任意，不一定要在单元的上下边界上，这样有利于提高芯片的利用率。 由此造成布线通道的不规则性，给自动布线算法带来了一定难度。 出现了无通道的标准单元。 * * 标准单元布图模式存在的问题 当工艺更新之后，标准单元库要随之更新，这是一项十分繁重的工作。为了解决人工设计单元库的费时问题。 几乎所有的商业EDA工具，如Cadence，Mentor, Synopsys等都有标准单元自动设计工具。 设计重用（Reuse）技术也可用于解决单元库的更新问题。 * * 现场可编程门阵列（Field Programmable Gate Array）是一种可编程器件，它是近几年迅速发展起来的，用于ASIC设计的一种新方法。FPGA提供了用户可编程和自己制造的能力，极大地缩短了设计和制造时间。 FPGA是由CPLD发展而来的，而CPLD则是由PLA发展而来。 * * §4 现场可编程门阵列（FPGA） * * 优点： 可以现场编程，给用户提供了参与系统和电路设计的可能性。 设计周期短，上市快。 一般用于产品的开发和实验阶段，用于抢占市场。 与A