计算机体系结构 week5 浙江大学 石教英 陈天洲(主讲).pptx

计算机体系结构;第三章 流水线技术;3.1 流水线基本概念;按完成功能 单功能流水线 多功能流水线 静态流水线 、 动态流水线 按处理的数据类型 标量流水线 向量流水线 按流水线结构 线性流水线 非线性流水线 按流水方式 顺序流水方式： 指令流出顺序 = 指令流入顺序 异步流水方式： 指令流出顺序 ? 指令流入顺序;非线性流水线的调度策略;三、指令流水线;;各流水级完成功能的时间不同，机器周期由最慢的流水级决定； 一条指令按序经过各流水级，从最后一级流出才算执行完成。 2、指令流水线的目的 提高指令处理速度——提高吞吐率：单位时间内完成的指令数 不用流水线技术程序执行时间 Speedup= ——————————————— 用流水线技术程序执行时间; CPUtime= IC *CPI*CC 平均每条指令的执行时间（CPI) Told ? Told / 流水级数 时钟周期缩短(CC) CCold=Told ? Told / 流水级数=CCnew 提高CPU内各功能部件的利用率 3、指令流水线的描述 流水状态图 流水线时空图 ;四、非流水线实现的DLX处理器;3、执行/有效地址计算（ALU） Load/Store： ALUoutput ?A+Imm R-R ALU： ALUoutput ?A func B R-I ALU： ALUoutput ?A op Imm Branch： ALUoutput ?NPC + Imm; Cond ?A op 0 4、存储器访问/转移完成（MEM） Load/Store： LMD ? Mem[ALUoutput] Mem[ALUoutput] ? B Branch： if (Cond) then PC?ALUoutput else PC ? NPC;5、写回周期（WB） R-R ALU： Regs[IR16..20] ? ALUoutput R-I ALU： Regs[IR11..15] ? ALUoutput Load： Regs[IR11..15] ? LMD ;(1)实现方案一：一条指令用多个时钟周期;(2)实现方案二：一条指令用一个长时钟周期;3.2 DLX基本指令流水线; ID的读Reg 与WB的写Reg 2个Reg读 + 1个Reg写 / 时钟周期 ? 2个读口，一个写口 Reg 读 = Reg写 ? 数据竞争 PC 非流水： IF读PC，MEM写PC 流水： IF完成 PC+4 ? PC 前面的Branch指令可能要写PC 流水线锁存器（在两级之间传递值和控制信号） 某一值在后续流水级中要用到，就必须送入Latch 如：IF/ID中有IR ID中要译码 MEM/WB中有IR ALU（IR16..20） 或Load（ IR11..15）的目的域段 ID/EX中有IR ;ALU： PC增值 1个Adder 算术逻辑部件 ALU不访存 有效地址计算 访存指令不做ALU操作 1个ALU 控制信号（ ? MUX） 1. EX级的MUX： 由指令类型控制 是： NPC ? ALU 是Branch？ 否：IR6..10 ? ALU