超大规模集成电路设计基础-第五章.pptVIP

第五章 物理设计的基本要素 5.1 基本概念 对于给定的一组工艺参数，将发现一个逻辑门的电气特性取决于管子的宽长比。物理设计必须考虑这些方面。 物理设计的过程是运用称为版图编辑器的计算机工具来完成的。 为了解决复杂的问题，首先是设计简单的门，且把它们的描述存放在一个库的子目录或文件夹中。这些预先设计的门构成库单元。用库单元来构建逻辑块，即通过复制基本单元来构建较大、较复杂的电路。这一过程称为单元例举，而复制的单元称为例图。 CAD工具 版图编辑器 电路模拟程序 版图与电路图对照（LVS） 设计规则检查（DRC） 布局布线程序 电气规则检查（ERC） 5.2 基本结构的版图 从定义芯片中各个区域的顺序开始，掩膜工序为：从p型衬底开始→n阱→有源区→多晶→p＋区→n＋区→有源区接触→多晶接触→金属层1 →通孔→金属2 →覆盖玻璃 本节研究如何运用基本的掩膜顺序来设计芯片上的基本结构。对每个结构介绍相关的设计规则。 5.2.1 n阱 运用n阱掩膜来定义n阱 5.2.2 有源区 在隔离（场）氧化物生长之后，有源区是平坦的部分且通向硅圆片顶部。而场氧（FOX）则存在于圆片其余地方。 Wa和Sa－a是在最大密度设计中应当保证的最小值。 一个区域不是有源区，那么按设定它就是场氧区。 5.2.3 掺杂硅区 nSelect掩膜定义了覆盖包含有源区的区域。 如果只包含nSelect和Active掩膜，可以把n＋区域表示成: 形成p型有源区是由pSelect掩膜定义的离子注入实现的 当pSelect掩膜和Active掩膜区在nWell区内重叠时就形成了p＋区。 5.2.4 MOSFET 当一条多晶栅线完全越过n＋或p＋区域时，就会形成自对准的MOSFET结构。 对多晶图形的基本设计规则是： 设计规则： pFET也以同样的方式形成的，n阱区域为隐含存在的p衬底所包围 MOSFET的设计值及有效值 关键尺寸是沟长L和沟宽W L是由多晶栅线的宽度确定的。 W是由晶体管有源区的边长确定的，因为这一区域定义了源/漏离子注入硅中的地方。 由于生长场氧区引起有源区域减少，沟道宽度也会小于设计值。这称为有源区的侵蚀。 有效沟宽： 分析电气特性时管子的宽长比总是有效值比，而非设计尺寸的比（W/L）。 5.2.5 有源区接触 一个有源区接触是在氧化物上刻孔，使第一层金属能接触n＋或p＋有源区。 这些接触是由有源区接触掩膜及通常的覆盖所定义的。因为接触是放在一个n＋或p+区域之内，因此它要服从有关周围距离的设计规则。 5.2.6 金属层1 下图表示第一层金属线及一个连至n＋区的有源区接触的横截面，右图为这一结构的一种掩膜。 图中有两条设计规则： 每个接触的特征是它的电阻： 这个电阻是由于金属连接造成的。为了限制总电阻，通常采用设计规则允许的尽可能多的接触。 MOSFET的源和漏端通常处在金属层1上，如右图所示： 多晶接触可以用来在金属层1和多晶栅之间形成电气连接 在右边版图的下部，金属和多晶没有连接，这为“穿越” 最后考察一对串联FET的例子： 当采用公共的有源区形成具有不同W值的FET时，需要引入另一条设计规则 多晶栅至有源区的间距 Sp－a是指一条栅的边与有源 的边界改变处之间的距离。 在这一设计中这条规则要应 用两次，因为两个FET都存 有源区边界改变的情形。 5.2.7 通孔和多层金属 5.2.8 防止闩锁现象 闩锁是可能发生在用体硅CMOS工艺生产的电路中的一种情况。 当一个芯片处在闩锁状态时，它会从电源吸取很大的电流，但对输入激励却没有响应而不能正确工作。 理解闩锁的关键是注意体硅工艺在电源和地之间产生了4层的pn结构。 在物理设计层次上就可以设计阻止闩锁，即可以采取各种规则来避免形成电流通路。 由于电流必须流过n阱和p衬底，可以在许多不同位置上放上VDD和地连接，以使电流绕开这个“坏”路径。 此外，FET采用两个单独的阱，一个n阱放pFET及一个p阱放nFET可帮助阻止电流路径的形成。 由于闩锁是由高电压引起的，因此在设计具有较高感应“噪声”电平的电路时须特别小心。 5.2.9 版图编辑器 无论何时当有源区为nSelect包围时，就形成n＋； 无论何时当有源区为pSelect包围时，就形成p＋； 无论何时当多晶把一个n＋区域划分成两个分开的部分时就形成nFET； 无论何时当多晶把一个p＋区域划分成两个分开的部分时就形成pFET； 在导电层（n＋，p＋，多晶，金属等）之间不存在电流路径，除非提供一个接触刻孔。 版图编辑器通过对每层定义不同的颜色和/或填充样式以便在看图时加以区分。 当芯片版图完成时，它通常以一种标准的格式送到工艺线。 最常用的文件格式也许就是GDS标准格式，它是早期以微型计算机为基础的CAD系统的格式标准。 学术界的用户常常生成CIF