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SOC的可测试性设计策略 封木 Packageamp;TestTechnology SOC的可测试性设计策略 周宇亮,马琪 (杭州电子科技大学微电子CAD研究所,杭州310018) 摘要:介绍了几种主要的VLSI可测性设计技术,如内部扫描法,内建自测试法和边界扫描法等,论 述如何综合利用这些方法解决SOC内数字逻辑模块,微处理器,存储器,模拟模块,第三方IP核等的测 试问题,并对SOC的可测性设计策略进行了探讨. 关键词:可测试性设计;系统芯片;内部扫描;内建自测试;边界扫描 中图分类号:TN402;TN407文献标识码:A文章编号:1003—353X(2006)09—0687—05 DFTStrategyofSOCDesign ZHOUYu?liang,MAQi (Dept.ofCAD.HangzhouDianziUniversity,Hangzhou310018,China) Abstract:Thescanchain,BISTandboundaryscantechniquesforVLSIDFTweresummarized. Theapplicationsofthesesolutionsfordigitallogic,memory,micro—processor,analogcircuitand third.partyIPcoreintheSOCwereanalyzed.TheDFTstrategyofSOCdesignwasdiscussed. Keywords:DFT;SOC:scan;BIST;boundaryscan 1引言r 可测试设计(DFT)是适应集成电路的发展要 求所出现的一种技术,主要任务是对电路的结构进 行调整,提高电路的可测性,即可控制性和可观察 性.按测试结构分,目前比较成熟的技术主要有测 试点插入,内部扫描设计,内建自测试(BIST), 边界扫描设计等[11. 内部扫描设计技术有两种:全扫描技术将电 路中所有的触发器用特殊设计的具有扫描功能的触 发器代替,使其在测试时链接成一个或几个移位寄 存器;部分扫描技术只选择一部分触发器构成移位 寄存器,降低了扫描设计的硬件消耗和测试响应时 间而受到重视.在测试向量自动生成(ATPG) 上,组合电路常采用D,PODEM和FAN等算法; 时序电路可采用HITEC,G}ENTEST,CONTEsT以 及遗传算法等.如果被测电路(CUT)具有自 基金项目:浙江省重大科技攻关项目(2004C17002) September2006 己产生测试信号,自己检查输出信号的能力,则称 该电路具有BIST功能.BIST主要完成测试序列生 成和输出响应分析两个任务.通过分析CUT的响 应输出,判断CUT是否有故障.BIST有存储器 BIST(MBIST),逻辑电路BIST(LBIST)和 DBIST[3]等几种. 1990年JTAG组制定了一个置入IC内部的测试 电路标准,后来被IEEE采纳,称为IEEE1149.1边 界扫描测试接口标准(简称为JTAG标准);接着 还提出边界扫描描述标准语言(BSDL);后来又 有了1149.4模拟测试总线标准以及1149.6高级数字 网络测试标准. 测试数据压缩技术是一种新的DFT方法,它实 际是一种资源优化的方法,可以减少所需要存储的 测试数据量.测试向量包括测试激励和测试响应, 两者均可进行压缩.测试向量集经压缩(编码) 后,可以缩小到原来的1/20[1.测试激励压缩可采 用基于编码的压缩方法[5】和基于线性反馈移位寄存器 SemiconductorYechnologyVo1.31No.9687 封羹辅娥旌术Packageamp;TestTechnolog3 (LFSR)或其他状态机的压缩方法【引.基于编码 的压缩方法首先通过对测试向量进行差分预处理, 针对差分数据采用特定的编码方法进行压缩;基于 LFSR的压缩方法主要是改造现行的LFSR,比如将 其转化为部分重播种的方法或者是对重播种的种子 进行压缩的方法.通过在芯片内部内置解码电路, 将经过压缩后的向量重新解码,还原出原始的测试 激励向量,施加到被测电路完成测试.测试响应压 缩通常也是在芯片内部设计一个压缩电路对扫描链 输出数据进行压缩.不仅可以减少需要测试设备提 供的测试通道数目,也可以增加允许设计的扫描链 数目,从而减少单个扫描链的长度,也就减少了测 试时间,达到减少测试成本的目的.具体的方法有 利用卷积码来构造测试响应压缩电路【,利用XOR tree【】和多输入特征寄存器(MISR)【2】等方法. 2IP核的DFT方法 在SOC中通常嵌入多个IP核,它们电路逻辑 非常复杂且对时序要求非常严格,因此不同类型的 IP核有不同的可测试性设计方法. 2.1专用数字逻辑模块 数字逻辑