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数字钟实验仿真报告 专业班级：自动化4班 姓 名：沈毅 学 号：070108041117 实验任务 用FPGA器件和EDA技术实现多功能数字钟的设计 已知条件：1、MAX+PLUS Ⅱ软件 2、FPGA实验开发装置 基本功能：1、以数字形式显示时、分、秒的时间 2、小时计数器为24进制 3、分、秒计数器为60进制 扩展功能：1、校时、校分（有两个使能端构成，分别为校时、校分功能，同时按无效） 2、仿电台报时（每个小时的59分51、53、55、57、59分别以四长声一短声进行报时） 3、时段控制 （让信号显示等在晚上19点至早上6点亮） 4、定时闹时（让闹钟每天早上7点闹时） 实验过程： 先完成数字钟的主体部分，有60进制和24进制两种进制 画小时电路图，如下图所示： 对该电路进行编译及波形仿真，通过后存档，仿真结果如下： 在图形输入界面进行打包工作，在上方工具栏中选Flie/Create Default Symbol，将60进制图建立成模块，等级联是使用。 画出分的电路图，如下图所示： 其仿真结果如下： 也将其打包处理。 画出秒的电路图： 仿真结果如下： 建立顶层文件导入时、分、秒模块，构成完整的定出文件，如下图所示： 这样，便完成了数字钟的主体部分。 接下来便可以完成数字钟的扩展电路部分了，我们所需的部分为校时电路、整点报时电路、时段控制电路、定点闹时电路。 校时电路如下： 仿真结果如下： 整点报时电路如下： 仿真结果如下： 时段控制电路如下： 仿真结果如下： 定点闹时电路如下： 仿真结果如下： 以上每个部分完成后都需要打包。 打开电路的顶层文件，进行级联，结果如下图所示： 这样，整个多功能数字钟的设计就完成了，然后进行下载工作。 以下是Verilog语言： module m60(M,CP60M,CPM,RD); output [7:0]M; output CP60M; input CPM; input RD; reg [7:0]M; wire CP60M; always@(negedge RD or posedge CPM) begin if(!RD) begin M[7:0]=0; end else begin if((M[7:4])(M[3:0]==9)) begin M[7:0]=0; end else begin if(M[3:0]==9) begin M[3:0]=0; if(M[7:4]==5) begin M[7:4]=0; end else M[7:4]=M[7:4]+1; end else M[3:0]=M[3:0]+1; end end end assign CP60M=~(M[6]M[[4]M[3]M[0]); endmodule