山东农业大学《集成电路设计基础》20 静态时序分析.pptVIP

源同步时钟 流水线 几个时序参数 理想情况下的时序分析 非理想时钟 时钟不理想因素 时钟偏差(Skew) 同一时间点上，不同空间方位的时钟沿的变动, tSK 时钟抖动(Jitter) 同一点上相继的时钟沿随时间的变动; 周期到周期(短期) tJS 时钟偏差skew和抖动jitter * 电子与通信工程系 * 静态时序分析是基于路径的 路径1：模块输入端口（PI）到内部时序单元的数据输入端。 路径2：内部时序单元的时钟输入端到下一个内部时序单元的数据输入端。 路径3：内部时序单元的时钟输入端到模块输出端口（PO）。 路径4：模块输入端口（PI）到模块输出端口（PO），也称为贯通（feed-though）。 * Path Analysis Types Three types of Paths: Clock Path Data Path 异步复位/置位路径* Clock Path Async Path Data Path Async Path D Q CLR PRE D Q CLR PRE Two types of Analysis: 同步信号的分析 – clock data paths 2. 异步复位/置位的分析 – clock async paths * Launch caputure Edges CLK Launch Edge caputure Edge Data V