2016EDAVerilog02模块与基本语法教程.ppt

* * * * * * 时间精度是取整 * * * * `timescale reference_time_unit / time_precision * * * * * Net是网（强调拓扑结构），不是网络（强调连通功能） * * * * 如果`define需要作用域怎么办？ `if, `endif * * * * * * * * * * * * A.2 ModelSim 仿真过程 运行仿真 激励信号的加载主要有两种方式 用 force 命令的人机交互式 建立测试平台程序的方式。 仿真结果的调试 声明调试方式 在波形窗口中组合信号 创建并浏览数据表（ datasets ） * * A.3 测试平台 测试平台（Test Bench 或 Test Fixture），或者称为测试基准，它为测试或仿真一个Verilog HDL程序搭建了一个“平台”， 通过给被测试的模块施加激励信号，通过观察被测试模块的输出响应，从而判断其逻辑功能和时序关系正确与否。 所谓：DUT – Device Under Test * * A.3 测试平台 激励向量 测试模块 输出显示 输入激励信号 reg类型 待测试模块 输出显示信号 wire类型 测试平台示意图 * * A.3 测试平台——测试程序的一般结构 module 仿真模块名； //无端口列表 各种输入、输出变量定义 数据类型说明 //其中激励信号定义为reg型，显示信号定义为wire型 integer parameter 待测试模块调用 激励向量定义 （always、initial过程块；function, task 结构等； if-else, for, case, while, repeat, disable等控制语句） 显示格式定义 （$monitor, $time, $display 等） * * A.4 测试代码激励下的仿真 用ModelSim编译仿真后的波形 * * * 联系方法 何锋 robinleo@buaa.edu.cn 办公地点 010新主楼 F710 202教研室——航空电子与总线通信实验室 Avionics and Bus Communications Lab. (ABC Lab) * * * * * 所谓的“数据类型”——实际是 变量的类型 —— 信号的类型 * * * * * 有了外部的封装，就相当于OOD中的“类”，可以进行实例化 * dut = device under test 端口命名法一劳永逸 * 边沿敏感事件表 电平敏感事件表 用于行为建模——”系统级着手考虑电路的整体架构已是设计人员通用的管理，这种凌驾于电路结构或数据流之上的设计方法更有利于重点考虑系统的功能和算法的功能。 * 不妨约定：/*　和 */使用不同层次语句的缩进，但注释的内容（除非一行能够写下），都顶格书写。 * LiQ 个人 习惯 十六进制 A,…,F全部用大写，进制表达用小写，x和z用小写 * 下划线 underscore “ ‘ ” apostrophe （俗称tick），“ ` “ backward apostrophe 反撇号 也叫` (back tick). signsize base format number. 又有个”e”来捣乱，虽然编译的时候编译器会区分 Under_score “_” * high impedance * * * 标识符中忌讳用“$” 注意，但是 Module可以，但强烈不建议这样作 键字是用于定义程序结构的预定义的标识符，关键字前不可以加转义标识符。Verilog中的关键字全部小写， 2005年最新规定的语法关键字有123个，程序中其他标识符不可与关键字相同。 * RTL——寄存器传输级 * #delayValue #(delayValue_rise, delayValue_fall, delayTurnoff) * * * 2.2.4.4 $标识符 ‘$’ 符号表示 Verilog 的系统任务和函数,常用的系统任务和函数有下面几种： 举例：initial $monitor($time,”a=%b, b=%h”, a, b); // 每当a 或b值变化时该系统任务都显示当前的仿真时刻并分别用二进制和十六进制显示信号a和 b的值 符号 意义 $time 找到当