2016EDAVerilog04简单数字电路设计教程.pptVIP

* * * * * * 4.3 常用时序逻辑电路 移位寄存器 module shifter_2 ( CLR, IN, CLK, Q );　　input CLR, CLK, IN; 　　output [3:0] Q; 　　reg [3:0] Q; 　　always @( posedge CLK or negedge CLR )　　　　Q = ( ! CLR )? 0: {Q,IN}; endmodule * * 第五讲、复杂数字电路设计 复杂逻辑电路，数据流动与控制， 阻塞与非阻塞… 风格与硬件实现… 预告 * 联系方法 何锋 robinleo@buaa.edu.cn 联系方法 010新主楼 F710 202教研室——航空电子与总线通信实验室 Avionics and Bus Communications Laboratory (ABC Lab) * 小测试 设计一个带优先级控制的8-3优先编码器 x x x x x x x x x x x x x x x x x x x x x x x x x x x x 无关项 * * * * * * * flop是以前自行定义的触发器 实际上对于modelSim，即使不写最后一个“,”也是可以编译的。 * * * * * * 组合逻辑电路 2014年5月23日讲到此 * 实际上这里的组合逻