组合电路构件块(MUX).pptVIP

* ROM (只读存储器） 是一种半导体内存， 其特性是一旦储存资料就无法再将之改变或删除 通常用在不需经常变更资料的电子或电脑系统中 资料并且不会因为电源关闭而消失 * ROM 的种类 PROM可编程程序只读内存（Programmable ROM，PROM） EPROM可抹除可编程只读内存 （Erasable Programmable Read Only Memory，EPROM） OTPROM一次编程只读内存 （One Time Programmable Read Only Memory，OPTROM） EEPROM电子式可抹除可编程只读内存 （Electrically Erasable Programmable Read Only Memory，EEPROM） - 快闪存储器 * ROM (只读存储器）的模块图 ROM k input (address) n output (data) * 位只读存储器块(ROM) m到 译码器 a0 a1 am-1 地址 (address) Sel0 Sel1 Sel 0/1 … 0/1 0/1 0/1 … 0/1 0/1 … 0/1 … 0/1 0/1 0/1 … 0/1 0/1 d0 dn-2 dn-1 数据 (data) 读取 (read) 真值表 (8x4ROM) 49 1 0 0 0 1 1 1 1 1 36 0 0 1 0 0 1 0 1 1 25 1 0 0 1 1 0 1 0 1 16 0 0 0 0 1 0 0 0 1 9 1 0 0 1 0 0 1 1 0 4 0 0 1 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 decimal B[0] B[1] B[2] B[3] B[4] B[5] A[0] A[1] A[2] 十进制 输出信号 输入信号 module rom8to6 (address, rom_out); input [2:0] address; output [5:0] rom_out; reg [5:0] rom_out; always @(address) begin case (address) 3d0: rom_out = 6d0; 3d1: rom_out = 6d1; 3d2: rom_out = 6d4; 3d3: rom_out = 6d9; 3d4: rom_out = 6d16; 3d5: rom_out = 6d25; 3d6: rom_out = 6d36; 3d7: rom_out = 6d49; endcase end endmodule Verilog HDL编程 (ROM) 时序仿真 always @(address) begin case (address) 3d0: rom_out = 6d0; 3d1: rom_out = 6d1; 3d2: rom_out = 6d4; 3d3: rom_out = 6d9; 3d4: rom_out = 6d16; 3d5: rom_out = 6d25; 3d6: rom_out = 6d36; 3d7: rom_out = 6d49; endcase end module ROM(reset,pc_counter,out_data,en); input [3:0] pc_counter; input reset, en; output reg [15:0] out_data; always@(pc_counter)begin if(reset == 1b1) pc_counter = 4b0000; else begin if(en)begin //enable case(pc_counter) 4d0: out_data = 16d0; 4d1: out_data = 16d