数字电路与系统 VHDL语言PPT培训课件.pptVIP

例11 PROCESS (clk1,clk2) BEGIN END PROCESS; IF (clk1’EVENT AND clk1=‘1’) THEN y =a ; END IF ; IF (clk2’EVENT AND clk2=‘1’) THEN z =b ; END IF ; -- × ！ 例12 PROCESS (clk) BEGIN END PROCESS; IF (clk’EVENT AND clk =‘1’) THEN y =a ; ELSE z =b ; END IF ; -- × ！ -- 禁止使用 3.结构化描述方式 在多层次的设计中，高层次的设计模块调用低层次的设计模块，或者直接用门电路设计单元来构成一个复杂的逻辑电路的描述方法。 采用结构化描述方式，其结构清晰，且能做到与电原理图中所画的器件一一对应。 例13 用VHDL描述一个二选一数据选择器。 二选一数据选择器的电原理图 ≥1 1 d0 d1 sel q aa ab nsel u1 u2 u3 u4 ENTITY mux2 IS PORT(d0,d1,sel:IN BIT; q:OUT BIT); END mux2; ARCHITECTURE struct OF mux2 IS COMPONENT and2 PORT (a,b:IN BIT; c :OUT BIT); END COMPONENT; COMPONENT or2 PORT (a,b:IN BIT; c :OUT BIT); END COMPONENT; BEGIN u1:inv PORT MAP (sel,nsel); SIGNAL aa,ab,nsel:BIT; COMPONENT inv PORT (a:IN BIT; c :OUT BIT); END COMPONENT; u2:and2 PORT MAP (nsel,d1,ab); u3:and2 PORT MAP (d0,sel,aa); u4:or2 PORT MAP (aa,ab,q); END struct; COMPONENT 语句 COMPONENT 元件名 -- 实体名 [GENERIC(类属关联表)；] -- 参数说明 PORT(端口关联表)； -- 端口说明 END COMPONENT; GENERIC 通常用于该元件的可变参数的代入或赋值，而PORT则说明该元件的输入、输出端口的信号规定。 例如： COMPONENT and2 PORT (a,b:IN BIT; c :OUT BIT); END COMPONENT; COMPONENT_INSTANT 语句 标号名：元件名 PORT MAP (信号，…); 例如：u1:inv PORT MAP (sel,nsel); 1.位置映射方法 PORT (a,b:IN BIT; c :OUT BIT);--and2端口定义 u2:and2 PORT MAP (nsel,d1,ab); 2.名称映射方法 PORT (a,b:IN BIT; c :OUT BIT);--and2端口定义 u2:and2 PORT MAP (a=nsel,b=d1,c=ab); 5.VHDL常用语句 (1)并发描述(CONCURRENT)语句 ①进程(PROCESS)语句 [标号：]PROCESS [(信号1，信号2，…)] [说明语句] BEGIN 顺序处理语句 END PROCESS[标号]； 进程语句的特点： ⅰ构造体中多个进程之间是并发运行的，而进程结构中的语句按顺序执行； ⅱ为启动进程，在进程结构中必须包含一个显式的敏感信号量表或者包含一个WAIT语句； ⅲ通过存取构造体或实体中所定义的信号，实现进程之间的通信。 ②块(BLOCK)语句 [标号：]BLOCK [说明语句] BEGIN 并发处理语句 END BLOCK [标号] ； ③赋值语句 ⅰ并发信号赋值语句 （实际上是一个进程的缩写） ARCHITECTURE behav OF ab_signal IS BEGIN Output = a+b; END behav; 目标信号 = 表达式； ARCHITECTURE behav OF ab_signal IS BEGIN Output = a+b; END behav; PROCESS (a,b) BEGIN END PROCESS; ⅱ选择信号赋值语句 目标信号 = 表达式1 WHEN 条件1， WITH 表达式 SELECT 表达式2 WHEN 条件2， … 表达式n WHEN 条件n; 注意：必须指明所有的互斥条件。 LIBRARY IEEE; 例11.6.7 四选一数据选择器的实现。 USE IEEE.STD_LOGIC_1164.ALL; ENTITY