EDA实验五-学号计数器的设计与仿真.docVIP

EDA实验五 学号计数器的设计与仿真 一、实验目的： 了解计数器的设计原理和方法，并且学会用数码管显示 二、实验内容： 本实验内容是：在QuartusII平台上，利用VHDL代码实现学号230计数器的设计，并在三位数码管显示出来。 三、实验方法： 实验方法： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。 实验步骤： 1、编辑源文件。打开QuartusII软件平台，建立工程文件夹，工程所在文件夹名字为xuehao_230。然后编辑源文件，保存，文件名与工程文件夹名一致。 2、按照实验箱上FPGA的芯片名更改编程芯片的设置。操作是点击Assign/Device,选取芯片的类型。 3、编译与调试。确定状态图文件为当前工程文件，点击Complier进行文件编译。编译结果有错误或警告，则将要调试修改直至文件编译成功。 4、波形仿真及验证。在编译成功后，点击Waveform开始设计波形。点击“insert the node”,按照程序所述引脚,任意设置各输入节点的输入波形…点击保存按钮保存。 5、FPGA芯片编程及验证，应记录实验结果进行分析。 四、实验具体步骤与过程分析 1、建立工程。 打开Quartus II软件平台，点击File---〉new project wizard建立一个工程xuehao_230,工程所在文件夹名字为xuehao_230,设置顶层实体名称为xuehao_230，点击next设置device，按照实验箱上FPGA的芯片名更改编程芯片的设置。 添加VHDL文件。 在所在工程添加文件cnt10.vhd（十进制计数器），cnt_xuehao.vhd（230进制计数器），scan_led3_vhd.vhd（三位数码管显示），exp_cnt_xuehao230_7seg.vhd（数码管显示230三位学号计数器）四个文件。 这里通过老师给出的代码进行修改且理解： cnt10.vhd如下： 分析： 这是十进制计数器的VHDL代码设计，因为十进制有十个状态，所以输入数据和输出状态需要四位宽，其中输入端口有aclr 清零端，clock时钟信号，cnt_en使能端，data[3..0]数据输入，sload装载使能，当aclr为高电平有效时，输出清零，从0开始，计数为时钟信号clock的上升沿到来时且使能端cnt_en为高电平有效时自动加1（sload为低电平时），如果装载使能sload为高电平有效时，则装载数据data[3..0]，输出端口有两个，分别为cout（当q[3..0]为9时输出为高电平），q[3..0]变化为0—9循环变化。 cnt_xuehao.vhd如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; LIBRARY lpm; USE lpm.all; entity cnt_xuehao is port( aclr,clock,cnt_en,sload:in std_logic; datab,datas,datag:in std_logic_vector(3 downto 0); cout:out std_logic; qb,qs,qg:out std_logic_vector(3 downto 0) ); end cnt_xuehao; architecture a of cnt_xuehao is component cnt10 IS PORT ( aclr : IN STD_LOGIC ; clock : IN STD_LOGIC ; cnt_en : IN STD_LOGIC ; data : IN STD_LOGIC_VECTOR (3 DOWNTO 0); sload : IN STD_LOGIC ; cout : OUT STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ); END component; signal regb,regs,regg:std_logic_vector(3 downto 0); signal lkaclr,couts,coutg:std_logic; begin cntb:cnt10 port