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计算机组成原理2整理复习资料第三章多层次的存储器P65 表3.1P66 SRAM（静态读写存储器）和DRAM（动态读写存储器）的比较SRAM存取速度快，但容量不如DRAMP71 DRAM刷新DRAM存储位元是给予电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期刷新，以保持它们原来记忆的正确信息。集中式刷新：DRAM的所有行在每一个刷新中期中都被刷新。分散式刷新：每一行的刷新插入到正常的读/写周期之中。P72 例2图3.9 P73 例3图3.10RAM和ROM的区别SRAM和DRAM都是随机读写存储器，它们的特点是数据可读可写。ROM是只读存储器，工作时只能读出，不能写入。其中存储的原始数据，必须在它工作以前写入。只读存储器工作可靠，保密性强。ROM PROM EPROM FLASH优缺点概念掩模ROM可编程ROMPROM 一次性编程。EPROM光擦除可编程可读存储器，根据需要写入，需要更新时将元存储内容抹去，再写入新的内容。FLASH高密度非失易失行的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性以为这存放的数据在没有电源的情况下可以长期保持。模块化存储器编址方式：顺序、交叉（工作原理，概念）图3.26顺序：某个模块存取时，其他模块不工作。某个模块出现故障时，其他模块可以正常故障。添加模块来扩充存储器容量也比较方便。但是各模块串行工作，存储器的带宽受到了限制。交叉：可以实现多模块流水式并行存取，大大提高存储器的带宽。Cache 定义、功能和CPU和主存间速度、基本原理cache是一种高速缓冲存储器，是为了解决CPU和主存速度不匹配而采用的技术。原理基于程序运行中具有的空间局部性和时间局部性的特征。cache位于CPU内，由全硬件组成，速度快于主存Cache 命中率、平均访问时间访问效率 P92 例6Nc：cache完成存取的总次数。Nm：主存完成存取的总次数h：命中率。Nc/(Nc+Nm)tc：命中时cache访问时间tm：未命中时的主存访问时间ta：cache/主存心态的平均访问时间。ta=h*tc+(1-h)*tmr：主存慢于cache的倍率。tm/tce：访问效率。tc/ta=tc/( h*tc+(1-h)*tm)=1/(h+(1-h)*r)=1/(r+(1-r)*h)映射方式全相联、直接、组相联 P96 例 7、8、9cache数据块大小称为行Li（i=0——2^r-1），主存数据块大小称为块Bi（i=0——2^s-1）。行与块是等长的，每个行（块）由k=2^w个连续字组成。全相联映射方式主存地址长度=s+w位（标记大小s，字号w），寻址单元长度=行大小=块大小=2^w，主存的块数=2^s，标记大小=s，cache行数不由地址格式确定。直接映射方式主存地址长度=s+w位(标记大小=s-r，行号r，字号w)，寻址单元长度=2^(s+w)，行大小=块大小=2^w，主存的块数=2^s，cache行数=m=2^r。组相联映射方式主存地址长度=s+w位(标记大小=s-d，组号d，字号w)，寻址单元长度=2^(s+w)，行大小=块大小=2^w，主存的块数=2^s，每组行数=k，每组的v=2^d，cache行数=kv写策略 P97写回法：当CPU写cache命中时，只修改cache的内容，而不立即写入主存；只有当此行被换出时才写回主存。全写法：当写cache命中时，cache与主存同时发生写修改，因而较好地维护了cache与主存的内容的一致性。写一次法：写命中与写未命中的处理方法与写回法基本相同，只是第一次写命中是要同时写入主存。3.7虚拟存储器（实地址、虚地址）虚地址（逻辑地址）：用户编织程序时使用的地址实地址（物理地址）：计算机物理内存的访问地址。3种传送方式第六章总线系统总线分类：内部总线、系统总线、I/O总线总线特性：物理特性、功能特性、电气特性、时间特性单总线多总线优缺点、特点单总线所有的高速设备和低俗设备都挂在同一总线上，切总线只能分时工作，即某一时间只能运行一对设备之间传送数据。连接到总线上的逻辑部件必须高速运行，一边在某些设备需要使用总线时，能迅速获得总线控制权；而当不再使用总线时，能迅速放弃总线控制权。否则，由于一条总线由多种功能部件共用，可能导致很大的时间延迟。结构简单，容易扩展多CPU系统。多总线多总线结构体现了高速、中速、低俗设备连接到不同的总线上同时进行工作，以提高总线的效率和吞吐量，而且处理器结构的变化不影响高速总线。总线仲裁方式：集中式分布式特点集中式仲裁：链式查询方式优点：只用很少几根线就能按一定优先次序实现总线仲裁，并且这种链式结构很容易扩充设备。缺点：对询问链的电路故障很敏感。优先级固定，如果优先级高的设备出现频繁的请求时，那么优先级低的设备可能长期不能使用总线