集成微电子器件专题题目(最终版).docVIP

以CMOS倒相器为例，介绍其设计的基本考虑及闩锁效应； a)什么叫闩锁效应？ 答：由寄生pnp双极型晶体管形成的一个正反馈环路，当环路增益大于或等于1时，正反馈持续进行使得两个寄生晶体管完全导通，从VDD抽取很大的电流，此时称该电流被闩锁。 闩锁效应的产生机理：通常情况下:VDD与VSS之间有一个反偏的阱—衬底pn 结隔离,只有很小的二极管漏电流在其间流过。 外界触发:VDD与V SS之间会产生一个横向电流IRS , 使p MOSFET 源区p + 周围的n 型衬底电位低于p + 源区，横向pnp 晶体管会导通而进入放大区。同样 ，p 阱内的横向电流I RW产生的压差会使寄生的纵向npn 晶体管也导通而进入放大区。形成正反馈闭合回路:即使外界的触发因素消失,在V DD与V SS 之 间也会有电流流动。 b)影响的因素？ 答：阱和衬底的电阻Rwell和Rsub，以及寄生晶体管的电流增益和。通过降低Rwell和Rsub，可以使增益和小于1，从而避免闩锁效应。 d）闩锁效应发生的条件？ 答：外界因素使两个寄生晶体管的EB 结处于正向偏置; 两个寄生三极管的电流增益的乘积大于1 ; 电源所提供的最大电流大于寄生可控 硅导通所需的维持电流。 高k栅介质MOSFET研究概况； a)为什么使用高k栅介质？ 答: 所以要提高MOSFET的性能只有通过减薄栅氧化层厚度和采用更高K值的栅介质，但是栅氧化层过薄将产生如下问题：1)栅氧化层中电场的增强而引起的隧穿电流形成栅极泄漏电流，增大了电路的静态功耗；栅与衬底的隧道电流增大，使器件性能退化；2)隧穿效应使部分电子越过SiO2势垒，造成栅氧化层损伤，影响了器件的可靠性；3)多晶硅栅耗尽效应和反型层量子化造成栅电容变小和等效氧化层厚度增大；4)杂质扩散 ；5)加工及测量如此薄的厚度在技术上难以实现。 b)高k栅介质取代SiO2需要解决什么问题? 答：1）引入高介电常数材料作为栅介质后，载流子的迁移率有较大程度的降低； 2）高介电常数材料与Si衬底以及栅极之间在沉积过程中常常形成一个中间过渡层；3）杂质扩散问题； 4）高介电常数介质中以及硅衬底的界面处存在的固定电荷,会使平带电压和阈值电压发生偏移； 5）实验室高介电常数介质的制备条件与现有工业生产工艺流程的匹配问题 。 c) 对高k栅介质有何要求? 答:(1)新型介质材料必须在Si上有优秀的化学稳定性，以保证其在MOSFET的生产工艺过程中和Si不发生反应，且相互扩散要小等；(2)新型介质材料必须与栅电极间化学性能要匹配；(3)新型介质材料必须有优秀的介电性能；(4)需要清楚了解新型介质材料和si界面间的电结构，尤其是当这种结构将影响晶体管的漏电流和其它一些特性；(5)需要清楚了解新型介质材料的体缺陷情况；(6)需要清楚了解新型介质材料可能的输运特性；(7)建立相应的理论体系和相应的模型，以指导人们研究和生产。 d)当前研究的热点高k栅介质 ？ 答: ⅣB元素(Zr、Hf)氧化物及其硅化物 ⅢA元素(Al、Ga)氧化物 ⅢB元素(Y 、La)氧化物 I1B元素(Zn、Gd)氧化物 VB元素(Ta)氧化物 半导体非挥发性存储器结构及原理（如EPROM、EEPROM、Flash Memory等）； a)悬浮栅存储器的结构和原理？ 答：平时，浮栅上不带电荷，源级（S）和漏极（D）之间没有沟道，故不导通，处于关断状态。当在源、漏极间加上较高电压时，由于浮栅与硅片之间只有几十至数百纳米厚的氧化硅膜，强电场将导致漏极的PN结产生雪崩击穿，使电荷跑到浮栅上。假设浮栅上注入电子状态表示“1”，未注入电子状态表示“0”。在FAMOS管正常工作状态，源、漏极之间的电压为-12～-18V，若浮栅上存在电荷，则等效于栅极加了负电压，于是存在导电沟道，源、漏极间有电流产生，表示写入“1”；反之，若浮栅上无电荷，则等效栅极悬空，不能形成导电沟道，因此，源、漏极间没有电流产生，表示写入的是“0”。 新型小尺寸存储器介绍； 举1-2个例子说明新型存储器的结构和原理？ 铁电存储 铁电电容的铁电介质是多晶薄膜，在其原胞中，中心离子可以在两个稳定的晶格位之间移动，这种不对称的原胞结构产生双极极化，代表两种极化状态。 基于铁电材料两个不同剩余极化方向实现双稳态存储,两个电极板之间沉淀一层晶态的铁电体薄膜.存储原理如下图 电路中的结构如下 左边为传统的DRAM，右边为铁电存储，增加了一个板线 （1）写入1的过程很好理解，和传统的DRAM相似 （2）写入0。如果板线一直接地，则写入零会出错，因为此时位线和板线都为0，如果上一个状态为1，则0无法写入 解决办法如下图所示，在写入0时，位线为0，而板线为1，则可实现0的