VHDL数字秒表的设计.pptVIP

* * 6.6 秒 表 的 设 计 1．设计思路 今需设计一个计时范围为0.01秒～1小时的秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100 s的计时脉冲。其次，除了对每一计数器需设置清零信号输入外，还需在6个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起停控制开关。因此秒表可由1个分频器、4个十进制计数器 (1/100秒、1/10秒、1秒、1分)以及2个六进制计数器(10秒、10分)组成，如图6.7所示。6个计数器中的每一计数器的4位输出，通过外设的BCD译码器输出显示。图6.7中6个4位二进制计数输出的最小显示值分别为：DOUT[3..0]1/100秒、DOUT[7..4]1/10秒、DOUT[11..8]1秒、DOUT[15..12]10秒、DOUT[19..16]1分、DOUT[23..20]10分。 图6.7 秒表电路逻辑图 2. VHDL源程序 1) 3 MHz→100 Hz分频器的源程序CLKGEN.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY CLKGEN IS PORT (CLK：IN STD_LOGIC； --3 MHz信号输入 NEWCLK：OUT STD_LOGIC )； --100 Hz计时时钟信号输出 END CLKGEN； ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER：INTEGER RANGE 0 TO 10#29999#； --十进制计数预制数 BEGIN PROCESS(CLK) --分频计数器，由3 MHz时钟产生100 Hz信号 BEGIN IF CLKEVENT AND CLK=1 THEN IF CNTER=10#29999# THEN CNTER=0； --3 MHz信号变为100 Hz，计数常数为30 000 ELSE CNTER=CNTER+1； END IF； END IF； END PROCESS； PROCESS(CNTER) --计数溢出信号控制 BEGIN IF CNTER=10#29999# THEN NEWCLK=1； ELSE NEWCLK=0； END IF； END PROCESS； END ART； 2) 六进制计数器的源程序CNT6.VHD(十进制计数器的源程序CNT10.VHD与此类似) LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY CNT6 IS PORT (CLK：IN STD_LOGIC； CLR：IN STD_LOGIC； ENA： IN STD_LOGIC； CQ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CARRY_OUT： OUT STD_LOGIC )； END CNT6； ARCHITECTURE ART OF CNT6 IS SIGNAL CQI：STD_LOGIC_VECTOR(3 DOWNTO 0)； BEGIN PROCESS(CLK，CLR，ENA) BEGIN IF CLR=1 THEN CQI=0000； ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI=“0101” THEN CQI=“0000”； ELSE CQI=CQI+1；END IF； END IF； END IF； END PROCESS； PROCESS(CQI) BEGIN IF CQI=“0000” THEN CARRY_OUT=1； ELSE CARRY_OUT=0；END IF； END PROCESS； CQ=CQI； END ART； 3) 秒表的源程序TIMES.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY TIMES IS PORT(CLR：IN S