CH32-2.2 加法器和数值比较器.pptVIP

1、原码 一个数的自然二进制码 7=（0111） 2、反码 二进制数各位数码0变为1，1变为0。 7反=（1000） N反=（ 2n – 1 ）-N原 3、补码 N补=N反+1=2n -N原 减法运算 A-B= 第三章 组合逻辑电路 2.2 加法器和数值比较器 2.2.1 加法器 一、半加器和全加器 1. 半加器（Half Adder） 两个 1 位二进制数相加不考虑低位进位。 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 真 值 表 函数式 Ai+Bi = Si (和) ? Ci (进位) 逻 辑 图 曾 用 符 号 国 标 符 号 半加器（Half Adder） Si Ai Bi =1 Ci Σ CO Si Ai Bi Ci HA Si Ai Bi Ci 函 数 式 2. 全加器（Full Adder） 两个 1 位二进制数相加，考虑低位进位。 Ai + Bi + Ci -1 ( 低位进位 ) = Si ( 和 ) ? Ci ( 向高位进位 ) 1 0 1 1 --- A 1 1 1 0 --- B + --- 低位进位 1 0 0 1 0 1 1 1 1 真 值 表 标准 与或式 A B Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si Ci A B Ci-1 Si Ci 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 --- S 高位进位← 0 卡诺图 全加器（Full Adder） A BC 0 1 00 01 11 10 1 1 1 1 Si A BC 0 1 00 01 11 10 1 1 1 1 Ci 圈 “ 0 ” 最简与或式 圈 “ 1 ” 逻辑图 (a) 用与门、或门和非门实现 曾用符号 国标符号 Σ CO CI Si Ai Bi Ci-1 Ci FA Si Ai Bi Ci-1 Ci ≥1 1 1 1 Ai Si Ci Bi Ci-1 ≥1 (b) 用与或非门和非门实现 ≥1 ≥1 1 1 1 Ci Si Ai Bi Ci-1 全加器的組成 3. 集成全加器 TTL：74LS183 CMOS：C661 双全加器 1 2 3 4 5 6 7 14 13 12 11 10 9 8 C661 VDD 2Ai 2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai 1Bi VSS 74LS183 VCC 2Ai 2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F 1A 1B 1CIn 1F GND 1Ai 1Bi 1Ci-1 1Si 地 1Ci 1COn+1 二、加法器（Adder） 实现多位二进制数相加的电路 1. 4 位串行进位加法器 特点： 电路简单，连接方便 速度低 = 4 tpd tpd — 1位全加器的平均 传输延迟时间 C0 S0 B0 A0 C0-1 CO S CI C1 S1 B1 A1 CO S CI C2 S2 B2 A2 CO S CI C3 S3 B3 A3 CO S CI 2. 超前进位加法器 作加法运算时，总进位信号由输入二进制数直接产生。 … 特点 优点：速度快 缺点：电路比较复杂 超前进位电路 Σ S3 Σ S2 Σ S1 Σ S0 A3 B3 A2 B2 A1 B1 A0 B0 C0-1 CI CI CI CI … C0 C1 C2 集成芯片 CMOS：CC4008 TTL： 74283 74LS283 应用举例 8421 BCD 码 → 余 3 码 C3 （三）减法器 与加法器类似,减法器也有半减器和全减器. 即 0 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 向高位的借位过程其实质就是高位进行减1的过程即减去 由此可见： 一般一个全面的减法器不仅要考虑向高位借位，还需要考虑来自低位的借位信号。 0