(VLSI的设计导论）5.Verilog.ppt

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2018-05-30 发布于天津
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第五部分硬件描述语言Verilog ;2;3;4;5;8;9;10;11;12;13;14;15;16;17;18;19;20;21;22;23;24;25;26;27;28;29;30;31;32;33;34;35;36;37;38;39;40;41;42;43;44;45;46;47;48;49;50;51;52;53;54;55;56;57;58;59;60;61;62;63;64;65;66;67;68;69;70;71;72;73;74;75;76;77;78;79;80;81;82;83;84;85;86;87;88;89;90;91;92;93;94;95;96;97;98;99;100;101;102;103;104;105;106;107;108;109;110;111;112;113;114;115;116;117;118;119;120;121;122;123;124;125;126;2.8 测试模块（Test bench);128;129;130;131;132;例一组合式的零计数电路; 组合式零计数器的Verilog描述;for ( i = 0; i= 7; i= i+1) if(seentrailing (x[i] == 1’b0)) begin legal = 0; disable _legal_block; end else if (seenzereo (x[i] == 1’b1)) seentrailing = 1; else if ( x[i] ==1’b0) seenzero = 1; end endfunction ; wire is_legal = legal(in); assign error = ! is_legal; assign out = is_legal ? zeros(in) : 3’b000; endmdule;function [3:0] zeros; input [7:0] x ; reg [3:0] count; integer i ; begin count = 0; for (I=0; I=7; I=I+1) if(x[I] == 1’b0) count = count + 1; zeros = count; end endfunction