qcldpc码设计和分层译码器的 fpga实现-design of qcldpc code and fpga implementation of layered decoder.docxVIP
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qcldpc码设计和分层译码器的 fpga实现-design of qcldpc code and fpga implementation of layered decoder
承诺书
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(保密的学位论文在解密后适用本承诺书)
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南京航空航天大学硕士学位论文
南京航空航天大学硕士学位论文
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QC-LDCP 码设计和分层译码器的 FPGA 实现
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摘 要
LDPC 码自上世纪 90 年代被重新认识以来,由于其接近香农极限的纠错能力,适合快速译 码的优点得到人们的广泛关注,成为信道编码领域新的研究热点,并成为下一代移动通信的宠 儿。如今,LDPC 码已经广泛应用于 DVB-S2、CMMB 以及 Wi-Fi 等通信系统。
伴随着 LDPC 码研究的发展,LDPC 码的硬件实现也得到了快速发展。早期采用的串行结 构和全并行结构都有其明显的缺点。随着 QC-LDPC 码的提出,充分利用 QC-LDPC 准循环特 性的部分并行结构也随之提出。利用准循环特性,部分并行结构在译码速度和硬件资源消耗之 间进行了很好的平衡,使之更适于硬件的实现和推广。
随着研究的进一步发展,LDPC 码的译码算法也基于原来的 TPMP 类算法提出了 TDMP 算 法,同时提出了适合 TDMP 算法的分层译码结构。分层译码结构加快了译码算法的收敛速度, 同时减小了算法的复杂程度,既提高了译码速度,又降低了硬件资源消耗。但分层译码结构要 求 LDPC 码的每一个分层的列权重不大于 1,而 CMMB 等部分标准的 LDPC 码不满足这一要求。 如何使得分层译码结构更广泛的应用于各种 LDPC 码结构并硬件实现是本文的研究重点。
本文首先介绍了 LDPC 码的基本原理,并为 QC-LDPC 码的快速编码器硬件实现,提出了 一种随机构成 QC-LDPC 校检矩阵的方法。
然后对 LDPC 码的几种软判决译码方法的译码性能和复杂性进行了分析和软件仿真。选择 归一化最小和算法为本文硬件实现的译码算法。通过软件仿真确定归一化最小和算法的修正因 子 ????0.8 ,运算数据采用 6 比特量化。
再后对几种译码结构进行了分析,在分层译码结构的基础上进行了改进,将分层译码结构 推广到不可分层 LDPC 码。并应用这种结构设计了针对 3/4 码率,8192 码长(3,6)规则不可分 层 QC-LDPC 码译码器的硬件结构。
最后利用 Verilog 硬件语言实现硬件编程。用 Quartus Ⅱ软件,选用 Altera 公司 Strtix Ⅳ系 列的 EP4SGX180HF35C2 器件实现了译码器的布局布线、综合优化。用 ModelSim 软件进行了 时序仿真。译码器在 100MHz 的工作频率下,最大译码迭代次数为 10 时,可以达到 105.62Mbps 的译码吞吐率,满足多种标准的数据传输要求。
关键词:QC-LDPC 码,分层译码器,不可分层码,FPGA
ABSTRACT
Since be rediscovered in 1990s, because of great error correction capablilty which approaching Shannon limit and advantage of low decoding complexity and high decoding throughput, LDPC codes have attracted people’s attention and become new focuse on field of channel coding. Now LDPC codes have being widely used in many mobile communication systems such as DVB-S2, CMMB and Wi-Fi.
With the development of research on LDPC codes, the implementation of LDPC codes on hardware also have high spead development. At the early stage, implementation architectures of most decoders for LDPC codes are serial ar
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