集成电路设计基础 08 集成电路版图设计.ppt

11 集成电路设计基础 2 第8章 版图设计 8.1 工艺流程定义 8.2 版图设计规则 8.3 图元 8.4 版图设计 8.5 版图检查 8.6 版图数据提交 3 第8章 版图设计 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据这些信息来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。因此不同的工艺，就有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，CadenceDesign System就是其中最突出的一种。Cadence提供称之为Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。 4 8.1 工艺流程定义 以台湾半导体制造公司(TSMC)的0.35μm CMOS工艺为例,我们给出从工艺文件出发到设计出版图的途径。TSMC的0.35μm CMOS工艺是MOSIS 1998年以来提供服务的深亚微米工艺。以下简要介绍利用该工艺的技术文件进行芯片设计的流程。 5 TSMC的0.35μm沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数见表8.1。 6 表8.2 MOSIS为TSMC 0.35mCMOS工艺定义的全部工艺层 7 8.2 版图设计规则 集成电路的制造必然受到工艺技术水平的限制，受到器件物理参数的制约，为了保证器件正确工作和提高芯片的成品率，要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片厂家提供。设计规则（design rule）是版图设计和工艺之间的接口。 设计规则主要包括各层的最小宽度、层与层之间的最小间距等。 8 1. 最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离，如图8.1所示： 图 8.1 宽度定义 在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。 9 TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度 10 2. 最小间距(minSep) 间距指各几何图形外边界之间的距离，如图8.2所示： 图 8.2 间距的定义 11 表8.4 TSMC_0.35μm CMOS工艺版图各层图形之间的最小间隔 12 3. 最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，如图8.3(a) b)一几何图形外边界到另一图形的内边界长度(extension)，如图8.3(b) 图8.3 交叠的定义 13 表8.5 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠 14 4. 设计规则举例 图8.4 多晶硅层相关设计规则的图形关系 15 8.3 图元 按理说，根据上节给出的设计规则，我们就可以设计版图了。事实上，仅根据这些规则就来设计版图，还是难以入手的，因为电路所涉及的每一种元件都是由一套掩膜决定的几何形状和一系列物理、化学和机械处理过程的一个有机组合。这些有机组合是工艺线开发的结果。对版图设计者来讲，工艺能够制造的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家得到。必要时，设计者需要自己建立相应的元件库。 以下给出的是东南大学射频与光电集成电路研究所根据MOSIS提供的TSMC 0.35m CMOS工艺文件设计的几种关键元件，它们的有效性已经通过两次工艺流程得到证明。图中几何尺寸的单位都是lambda (λ)，对于0.35μm工艺，λ=0.2μm。 16 1. NMOS和PMOS 图8.5和图8.6分别示出NMOS和PMOS俯视图。 图8.5 NMOS俯视图 17 图8.6 PMOS俯视图 18 1. NMOS和PMOS（续） 图中多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区(Active)共同形成N型有源区，P+扩散和有源区共同形成P型有源区。有源区分别在栅极两侧构成源区(S)和漏区(D)。源区和漏区又分别通过接触孔(Contact)与第一层金属(Metal1)连接构成源极和漏极。 MOS管的可变参数为：栅长(gate_length)、栅宽(gate_