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答辩人： 指导老师： 专业： 目 录 选题背景和目的 1 乘法器各模块原理及实现 2 仿真结果与分析 3 总结 4 选题背景和目的 乘法运算在许多高速的数据信号处理系统扮演着极为重要的角色。对整体电路的延时、功耗和面积有着决定性的影响。加快乘法器的运算速度，对于改善整体电路的性能效果显著。 传统乘法器在进行部分积累加是不可避免的产生进位延迟，极大的影响了乘法器的运算速度，而冗余二进制加法器可以有效的避免进位延迟。 16位冗余二进制乘法器结构 乘数与被乘数通过 Booth编码生成8 个部分积与一个 纠错值 部分积组合成冗余二进 制数，与纠错值一起生 产冗余二进制数输出 将输出的冗余二 进制数转换成传 统二进制数输出 Booth编码 冗余二进制加法 传统二进制数输出 Booth编码原理 Booth编码方式是快速乘法器设计中常用方式，可以大量减少部分积的数量。通过对3位一组的乘数进行判断，从而产生部分积 部分积产生表 乘数位元（ ） 部分积（Y) 0 0 0 0 0 0 1 Y 0 1 0 Y 0 1 1 2Y 1 0 0 －2Y 1 0 1 －Y 1 1 0 －Y 1 1 1 0 部分积产生电路 Booth编码模块实现 在后续的冗余加法二进制加法中会出现由于编码造成的误差，Booth模块除了要产生部分积，还需要产生后续冗余加法的修正值 Booth模块部分VHDL程序 Booth编码模块仿真 使用Modelsim对Booth编码模块程序进行功能仿真，得到PP1到PP8共8个17位的部分积和一个16位的修正值 通过对每个部分积的分析，Booth编码模块产生了正确的结果 冗余二进制加法编码规则 冗余二进制编码规则 （ ） D （0,0） -1 （0,1） 0 （1,0） 0 （1,1） 1 冗余二进制加法基本电路 冗余二进制加法规则 0 0 don’t care any 0 0 -1 1 0 0 1 -1 0 0 0 -1 -1 0 non-negative 0 0 -1 otherwise 1 -1 1 0 1 1 0 non-negative 0 1 -1 otherwise 1 0 1 1 1 don’t care any 1 0 -1 -1 -1 0 传统二进制数与冗余二进制数的转换 在得到传统二进制数的部分积后，需要将其转换为冗余二进制数才能通过冗余二进制加法器进行运算。 NB-to-RBSD转换电路部分程序 冗余二进制加法器VHDL实现 冗余二进制加法单元电路程序 冗余二进制加法树结构部分程序 冗余二进制加法树仿真 通过对冗余二进制加法器结构的功能仿真，观察到产生的冗余二进制数结果正确 RBSD-to-NB转换电路原理 冗余二进制加法器对部分积进行相加，得到两个31位的冗余二进制数 RBSD-to-BN转换电路 完成冗余部分积的累加运算之后，我们获得最后的冗余乘积。 这一类乘积必须被转换回传统的二进制数字系统因此需要RBDS-to-NB转换器。其运算规则为 通过对两个冗余二进制数进行一定的变换，得到一个32位的传统二进制数. RBSD-to-NB转换电路VHDL实现 转换电路使用最基本的加法器原理，为了加快运算的速度，使用8个4为加法器同时进行运算 每个加法器需对补码的“+1”进行判断，保证最后输出结果的正确。 冗余二进制乘法器结果仿真 在完成程序的编写任务后，对最后的结果进行仿真 通过对最后结果的观察，此乘法器的逻辑功能正确 16位冗余二进制乘法器性能仿真 在验证此乘法器逻辑功能之后，对其综合，进行性能仿真，综合脚本如下 功耗仿真 动态功耗为6.2004mW，静态功耗为1.8088mW 面积仿真 DC综合后的总面积为8750.0672072 最短路径仿真 通过仿真，最短路径为55ns，低于65ns，满足设计设计要求 结论 通过功能仿真验证了此乘法器逻辑功能的正确性，证实冗余二进制运算是正确有效的 通过性能仿真确定了此乘法器的功耗、面积等一系列参数。 然而由于本人能力有限，未能完成与其它乘法器结构的比较，只能理论上推测冗余二进制乘法器的优点