实验调试中出现问题.docVIP

一．Modelsim实验调试的问题 编译过程中的问题 1) 新建工程后： 如果这里选择是creat new file , 一定记得这里把这里的Add file as type 改为verilog因为这里默认是VHDL. 2)如果是add existing file ： 要把所有的工程文件，包括仿真文件放在 project location 里面。 或者在下面的选项卡中： 选择copy to project directory !! 注意了：由于我们用的软件都是自己破解的，所有，有时候即便选择了 copy to project directory 有时候编译还是会出错，所有我们还是自己把工程文件,v 拷贝到我们的工程目录中吧。。。。 2.仿真中出现的问题： 当编译成功之后我们就可以进行仿真了 1）在仿真的时候有些版本的modelsim 仿真出来的波形是直线 原因是 我们要注意把Optimization 中的enable optimization 的选项取消了： 当我们编译成功之后在仿真的过程中，还会经常碰到这样的错误： “#Error loading design” 解答：loading design的 就是你对每个模块编译后的,也就是你在work库里出现的东西 提示你加载设计错误,就是说明你在work库里没有 这 （1）testbench 没有写好 （2）在modelsim编译的时候相关的文件没有添加到modelsim中。 所以我们的对应的解决办法也有两个： A.虽然我们编译通过了，但是可能有些字符拼写错误。 B.我们可以关掉软件，再重新打开重新编译，重新仿真。 3)仿真时遇到如图所示的情况： 不能看到全局时，可以通过工具栏里 这两个符号进行调节，结果如图： 上面问题虽然解决了，但是result结果却让人头疼，根本看不清是多少，此时，可以通过如下步骤把他修改成十进制数字， 效果如下图所示： 是不是可以看得很清楚了。 还可以修改字体的大小和颜色，通过如下步骤：全选所有信号，右键选择“properties”，出现对话框（右边的图），可以在“View”栏里选择颜色，在“Format”栏选择字体大小，默认的是17，我们改成37之后，效果如图： 可以看得更加清楚。 二.synplify 实验调试中出现的问题 1.第一个大问题就是大部分同学，不明确synplify到底是干什么的，在新建工程之后，当添加文件时竟然都把testbench也加入了工程中，导致run 不通过！ 解答：Synplify、Synplify Pro和Synplify Premier是Synplicity（Synopsys公司于2008年收购了Synplicity公司）公司提供的专门针对FPGA和CPLD实现的逻辑综合工具，Synplicity的工具涵盖了可编程逻辑器件（FPGAs、PLDs和CPLDs）的综合，验证，调试，物理综合及原型验证等领域。 synplify不能综合状态机的“”状态:编码风格中要求对case语句的使用要做到取值完全覆盖，用case来判断状态机的状态，然而用synplify综合时出warning：OTHERS clause is not synthesized,什么没有综合？ FSM 分两大类：米里型和摩尔型，组成要素有输入（包括复位），状态（包括当前状态的操作），状态转移条件，状态的输出条件，图1为状态机结构图。设计FSM 的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块中。另一种是将状态转移单独写成一个模块，将状态的操作和判断等写到另一个模块中（在Verilog代码中，相当于使用两个“always” block）。其中较好的方式是后者。其原因如下： 首先FSM 和其他设计一样，最好使用同步时序方式设计，好处不再赘述。而状态机实现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合逻辑分别放到不同的程序块中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。 显式的FSM 描述方法可以描述任意的FSM（参考Verilog 第四版P181 有限状态机的说明）。两个always 模块。其中一个是时序模块，一个为组合逻辑。时序模块设计与书上完全一致，表示状态转移，可分为同步与异步复位。 同步： always @(posedge clk) if (!reset) ………… 异步： always @(posedge clk or negedge reset) if (!reset) ………… 组合逻