Verilog实验加器与比较器的设计.doc

实 验 报 告 课程名称： Verilog数字系统设计实验 实验项目： 全加器与比较器的设计 姓 名： 专 业： 计算机科学与技术 班 级： 学 号： 计算机科学与技术学院 实验教学中心  实验项目名称：全加器与比较器的设计 一、实验目的 1．学习用Verilog HDL语言描述组合逻辑电路。 2．学会QuartusII利用仿真与下载调试的程序方法。利用Verilog HDL语言设计四位全加器和比较器。 软件：QuartusII1. 数值比较器 用途是比较两个二进制数的大小。 一位数值比较器：比较输入的两个1位二进制数A、B的大小。 多位数值比较器：比较输入的两个位二进制数A、B的大小，比较时需从 高位到低位逐位比较。 下表是一位数值比较器的真值表。 表1-1 比较器真值表 输入 输出 A B G(大于) E（等于） S（小于） 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 2.全加器：全加器是实现两个一位二进制数及低位来的进位数相加（即将三个二进制数相加），求得和数及向高位进位的逻辑电路。所以全加器有三个输入端（Ai，Bi，Ci）和两个输出端Si，Ci。 真值表如下： 输入 输出 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 module bijiaoqi(a,b,l,g,e,ledcom); input[3:0] a,b; output l,g,e; output ledcom; reg l,g,e; always@(a,b) begin g = ab ? 1:0; l = ab ? 1:0; e = a==b ? 1:0; end endmodule 比较器结果仿真结果 2、全加器代码 module add(a,b,cin,cout,sum); input a,b,cin; output cout,sum; wire a,b,cin,cout,sum; wire w1,w2,w3,w4; and u1(w1,a,b); and u2(w2,a,cin); and u3(w3,b,cin); or #2 u4(cout,w1,w2,w3); xor f1(w4,a,b); xor #1 f2(sum,w4,cin); endmodule 全加器结果仿真结果 六、心得与体会 通过本次实验，使我掌握了Verilog编程方法以及熟悉如何使用。 同时，我学回了把代码变成实际输出，看到成果让我十分开心。在实验中，我不但认识到了掌握Verilog知识的重要性，更能够理论充分的联系实际，实现了书本知识的良好掌握。 2 哈尔滨理工大学计算机科学与技术学院实验教学中心 实验报告 成绩： COMP4