第八篇补充数字逻辑电路.docVIP

第五章数字逻辑电路仿真 5.1组合逻辑电路仿真 组合逻辑电路是相对于时序电路而言的，组合逻辑电路在结构上由各种逻辑门构成，它不包含记忆功能器件，特点是，在任何给定时刻的输出值仅与该时刻电路的输入值有关，而与过去的输入状态无关。 常用的组合电路有半加器、全加器、比较器、编码器、译码器、数据选择器、奇偶校验器等。 5.1.1 编码器的仿真 利用simulink模块搭建一个三位二进制编码器。 模型分析 一个三位二进制编码器，也叫8线3线二进制编码器。真值表如下： X0 X1 X2 X3 X4 X5 X6 X7 Z2 Z1 z0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 根据真值表得逻辑表达式如下： Z2 =X4+X6+X5+X7 Z1 =X2+X3+X6+X7 Z0 =X1+X3+X5+X7 模型搭建 首先建立一个*.mdl模型文件，之后选用所需模块。 Pulse Generator(脉冲序列发生器)，位于simulink节点下的Source库中，用于产生所需的原始脉冲序列。参数中Period用于设定按照采样时间长度确定产生的脉冲序列周期，如图设置为8，即8*1（sample time）代表脉冲序列周期相当于8个采样周期。同理，pluse width设置为1，即1*1（sample time）代表脉冲序列周期相当于1个采样周期。 Logical Operator，位于simulink节点下的Logic and bit Operations库中，用于实现逻辑表达式的运算，其参数设置中，Operator下拉表框用于设置模块实现的逻辑功能，下拉列表框中可选项有：AND、OR、NAND、NOR、XOR、NOT等。 搭建模型如下： 运行仿真 在菜单栏中执行Simulation/Simulation parameter，将Solve项卡中的Stop time设置为16。运行该模，编码器输出的波形图如下。 5.1.2 译码器的仿真 1．3线-8线二进制译码器逻辑表达式如下： 首先建立一个*.mdl模型文件，之后选用所需模块Pulse Generator(脉冲序列发生器)等。 3线-8线二进制译码器仿真模型如下图。 Pulse Generator(脉冲序列发生器)参数设置如下图： 模块名称 Pulse type Amplitude Period Pulse width Phase delay Sample time x0 Sample based 1 2 1 1 1 x1 Sample based 1 2 1 1 2 x2 Sample based 1 3 1 1 4 2．4线-16线二进制译码器仿真模型 1）创建具有使能端的3线-8线二进制译码器，2）3线-8线译码器子系统建立，3）封装子系统，4）自建用户模块库File/New/Library。 封装子系统的内部模型图： 5.1.3 数据选择器的仿真 建立模型，设置参数，其中Pulse Generator(脉冲序列发生器)参数设置如下图： 模块名称 Pulse type Amplitude Period Pulse width Phase delay Sample time D0 Sample based 1 2 1 0 0.5 D1 Sample based 1 5 1 0 0.5 D2 Sample based 1 2 1 0 0.25 D4 Sample based 1 3 1 0 0.5 A1 Sample based 1 2 1 1 10 A2 Sample based 1 2 1 1 5 S Sample based 1 40 4 20 1 数据选择器的仿真模型如下： 5.1.4 奇偶校验器的仿真 现有一列含有10个数的随机0,1沿信号线传输，在传输过程中该数列因干扰信号，任一数字发生改变的几率为0.5%，试得用MATLAB对奇偶校验器的功能进行仿真。 a=rand(1,10); s=1; while s0 b=rand(1,10); for i=1:10 if a(i)0.5 a(i)=1 else a(i)=0 end if b(i)0.95 b(i)=1 el