19数字钟设计郑凯.docVIP

实验报告 2016 年 12 月 成绩： 姓名 郑凯 学号班级 专业 计算机科学与技术 课程名称 《数字电路课程设计》 任课老师 冯建文 指导老师 冯建文 机位号 实验序号 19 实验名称 数字钟设计 实验时间 实验地点 实验设备号 一、实验程序设计 分工如下： 每个人单独完成一个大实验。 第23个实验：冯冠玺 第18，19个实验：郑凯 各模块示意图： 一．分频器模块 二．显示模块 三．计数器模块 总模块： 实验程序源代码: module My_19_easy(input StartStop,input clk,input _clr,output [3:0]AN,output [7:0]Seg,output [3:0]LED); wire [30:0]counter; //时钟计数器 wire c0,c1,c2,c3; //进位 wire [15:0]Data; //保存需要显示的数字，每4位一个数码管 //startstop：自增与否 Fdiv fdiv(clk,counter); SHOW show(Data,counter[19:18],AN,Seg); Adder ad0(_clr,StartStop,counter[19],Data[3:0],c0); //第一个clk来临的时候，即counter[25]=1时,计数一次，又隔了一个counter[24]，变为0，再一个变为1，再计数 Adder1 ad1(_clr,StartStop,c0,Data[7:4],c1); Adder ad2(_clr,StartStop,c1,Data[11:8],c2); Adder1 ad3(_clr,StartStop,c2,Data[15:12],c3); endmodule //分频模块 module Fdiv(input CP,output [30:0]counter); reg [30:0]counter={30{1b0}}; always@(posedge CP) begin counter=counter+1b1; end endmodule //显示模块 module SHOW(input [15:0]data,input [1:0]Bit_Sel,output [3:0]AN,output [7:0]Seg); reg [3:0]AN; //板子上4个数码管的编号 reg [7:0]Seg; reg [7:0]code[0:15]={8 //二维数组记录数码管数字显示码 8 8 8 8 8 8 8 8 8 8 8 8 8 8 8; always @(Bit_Sel) //Bit_Sel控制每个数码管的亮起时间 begin case(Bit_Sel) 0:begin AN=4b0111; //data保存需要显示的数字，每4位一个数码管 Seg=code[data[15:12]]; //高位数码管 end 1:begin AN=4b1011; //第二个数码管亮起 Seg=code[data[11:8]]; end 2:begin AN=4b1101; Seg=code[data[7:4]]; end 3:begin AN=4