数字电子技术基第八章 可编程逻辑器件.ppt

本章小结 可编程逻辑器件PLD的出现， 使数字系统的设计过程和电路结构都大大简化，同时也使电路的可靠性得到提高。  PLD器件主要有PLA、PAL、GAL等。PAL的基本结构是由可编程的与阵列和固定的或阵列组成，PAL有多种输出结构，不同型号的芯片对应一种固定的输出结构。PAL器件的开发是通过编程改变与阵列来完成的。 1. 可编程逻辑器件有几种? 器件的基本组成是？ 2. PAL的与或阵列与ROM的与或阵列有什么 区别? 3. 用FPGA如何实现逻辑函数及组合电路。 (5) 引脚锁定 图 3-29 Device View窗 实验目的：熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。学会对FPGA/CPLD进行编程适配，仿真验证自己的设计项目。 3.2.2 原理图输入设计8位全加器 3 原理图输入设计方法 3.1 1位半加器设计向导 3.1.1 基本设计步骤 步骤1：为本项工程设计建立文件夹 注意： 文件夹名不能用中文，且不可带空格。 为设计全加器 新建一个文 件夹作工作库 文件夹名取为 My_prjct 注意，不可 用中文！ 步骤2：输入设计项目和存盘 图3-1 进入MAX+plusII，建立一个新的设计文件 使用原理图输入 方法设计，必须 选择打开原理图 编辑器 新建一个设 计文件 图3-2 元件输入对话框 首先在这里用鼠标 右键产生此窗，并 选择“Enter Symbol” 输入一个元件 然后用鼠标双 击这基本硬件库 这是基本硬件库 中的各种逻辑元件 也可在这里输入 元件名，如2输 入与门AND2，输 出引脚： OUTPUT 图3-2 元件输入对话框 首先在这里用鼠标 右键产生此窗，并 选择“Enter Symbol” 输入一个元件 然后用鼠标双 击这基本硬件库 这是基本硬件库 中的各种逻辑元件 也可在这里输入 元件名，如2输 入与非门7400，输 出引脚： OUTPUT 图3-3 将所需元件全部调入原理图编辑窗 连接好的原理图 输出引脚： OUTPUT 输入引脚： INPUT 将他们连接 成半加器 图3-4 连接好原理图并存盘 首先点击这里 文件名取为： h_adder.gdf 注意，要存在 自己建立的 文件夹中 步骤3：将设计项目设置成工程文件(PROJECT) 图3-5 将当前设计文件设置成工程文件 首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程 最后注意此路 径指向的改变 注意，此路径指 向当前的工程！ 步骤4：选择目标器件并编译 图3-6 选择最后实现本项设计的目标器件 首先选择这里 器件系列选择 窗，选择ACEX1K 系列 根据实验板上的 目标器件型号选 择，如选EP1K100 注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来 图3-7 对工程文件进行编译、综合和适配等操作 选择编译器 编译窗 完成编译！ 步骤5：时序仿真 (1) 建立波形文件。 首先选择此项， 为仿真测试新 建一个文件 选择波形 编辑器文件 (2) 输入信号节点。 图3-8 从SNF文件中输入设计文件的信号节点 从SNF文件中 输入设计文件 的信号节点 点击“LIST” SNF文件中 的信号节点 图3-9 列出并选择需要观察的信号节点 用此键选择左窗 中需要的信号 进入右窗 最后点 击“OK” 图4-9 列出并选择需要观察的信号节点 (3) 设置波形参量。 图3-10 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾) 消去这里的勾， 以便方便设置 输入电平 (4) 设定仿真时间。 图3-11 设定仿真时间 选择END TIME 调整仿真时间 区域。 选择60微秒 比较合适 (5) 加上输入信号。 图3-12 为输入信号设定必要的测试电平或数据 (6) 波形文件存盘。 图3-13 保存仿真波形文件 用此键改变仿真 区域坐标到合适 位置。 点击‘1’，使拖黑 的电平为高电平 (7) 运行仿真器。 图3-14 运行仿真器 选择仿真器 运行仿真器 (8) 观察分析半加器仿真波形。 图3-15 半加器h_adder.gdf的仿真波形 (9) 为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器. 图4-16 打开延时时序分析窗 选择时序分析器 输入输出 时间延迟 (10) 包装元件入库。 选择菜单“File”→“Open”，在“Open”对话框中选择原理图编辑文件选项“Graphic Editor Files”，然后选择h_adder.