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三维TPC译码器设计及FPGA实现 　　摘 要： Turbo乘积码（TPC）是一种性能优秀的纠错编码方法，它具有译码复杂度低、译码延时小等优点，且在低信噪比下可以获得近似最优的性能。介绍了基于Chase算法的三维TPC软输入软输出（SISO）迭代译码算法，提出了三维TPC译码器硬件设计方案并在FPGA芯片上进行了仿真和验证。测试结果表明，该译码器具有较高的纠错能力，满足移动通信误码率的要求。 　　关键词： 三维TPC； Chase算法； 软输入软输出； FPGA实现 　　中图分类号： TN919.3?34 文献标识码： A 文章编号： 1004?373X（2013）23?0026?04 　　Design and FPGA realization of 3?D TPC decoder 　　QU Hai?hui， ZHANG Hao， YANG Ya?guang， LONG Fei 　　（Institute of Microelectronics of Chinese Academy of Sciences， Beijing 100029， China） 　　Abstract：Turbo product code（TPC） is a kind of forward error correction code（FEC）with excellent performance. TPC has the advantages of low decoding complexity and short decoding delay， and can achieve near?optimum performance at low signal?to?noise ratio. The soft?in soft?out（SISO）iterative decoding method for three?dimensional（3D）TPC based on Chase algorithm is introduced. The hardware design scheme of 3?D TPC decoder is proposed and verified on FPGA platform. The simulation results show that the decoder has high error?correcting capability and meets the requirement of mobile communication on bit error rate. 　　Keywords：3?D TPC； Chase algorithm； SISO； FPGA realization 　　0 引 言 　　无线通信信道中存在着干扰和衰落，使通信系统的可靠性降低。差错控制编码技术用来检测和纠正因为信道失真引起的信息传输错误，提高信息传输的可靠性。差错控制编码的研究主要是希望在低译码复杂度的前提下，寻找一种逼近香农极限的编译码方法。Turbo乘积码不仅译码复杂度低，译码延时小，而且它继承了Turbo码在低信噪比下仍然有低误码率的优点。因此，Turbo乘积码己经成为纠错编码领域的研究热点。 　　乘积码最早是由Elias于1954年提出的[1]，但受到硬件资源的制约其应用一直受限。C. Berrou等学者在1993年提出了基于软输入软输出（ Soft Input Soft Output，SISO） 迭代译码算法的Turbo卷积码（TCC）[2]，它可以在数次迭代后性能接近香农极限，因此得到广泛关注。但是TCC的译码复杂度高、译码延时大，从而限制了在高速通信系统中的应用。受迭代译码思想的启发，R. Pyndiah等人于1994 年在Chase的基础上提出了线性分组码的SISO 算法[3]，并通过迭代的方式应用于乘积码，称为Turbo乘积码（TPC）。TPC在译码性能上能够接近TCC，同时算法复杂度较低，译码延时小，在采用流水线机制的基础上，可以实现高速编译码器。 　　在过去的十几年中，二维Turbo乘积码（2D?TPC）得到了深入的研究和广泛的应用。相比于Turbo码，2D?TPC拥有很多优点：它的“错误地板（Error Floor）”可以达到10-7甚至更低量级；由于它采用次最优译码算法而且不含交织器，其编译码复杂度很低；当码率很高时，其性能逼近香农极限。三维Turbo乘积码（3D?TPC）具备二维Turbo乘积码（2D?TPC）的所有优点，而且在低信噪比环境下比2D?TPC的性能更好[4]。因此，本文介绍了一种基于Chase算法的3D?TPC软输入软输出迭代译码算法并且在FPGA芯片上进行了仿真和验证。 　　1