基于FPGA与HDL的正弦信号发生器设计 开题报告.docVIP

毕业设计(论文)开题报告 题目：基于FPGA和HDL的正弦信号发生器设计 院（系） 光电工程学院 专 业 测控技术与仪器 1毕业设计综述 1.1 选题的背景及意义：随着电子设计技术的不断发展，电子设计自动化（EDA）逐渐引起了人们的重视，尤其在数字电路的设计中，计算机技术和现场可编程逻辑阵列FPGA技术的结合，使得数字系统的设计更加灵活方便。在当前的电子设计过程中，掌握FPGA的开发是成为一个电子工程师必须具备的基本技能之一。在数字系统的设计中，利用FPGA设计正弦信号发生器是常见的一种信号发生器设计方法。 1.2 国内外相关研究情况:在现代电子测量技术的研究及应用领域中,常常需要高精度且频率可调的信号源。而随着大规模可编程逻辑器件FPGA的发展以及可编程片上系统(SOPC)设计技术的日渐成熟,为这类信号发生器的设计与实现提供了理论依据与技术支持。信号发生器是用来为各种电路提供测试信号的仪器，在工程应用和测试领域有着非常广泛的应用。目前传统的信号发生器是使用模拟电路或者专用芯片搭建而成，但是存在频率不商，稳定性较差，且不易扩展和调试的缺陷；而采用DDS直接数字频率合成技术设计的信号发生器，改变了以往的设计思路，在精度、灵活性上大大超越了模拟信号发生器。随着可编程逻辑器件FPGA的迅速发展，基于FPGA控制的DDS信号发生器使得电路设计更加简单，而且通过预留的端口可轻松进行二次开发。 课题研究的主要内容和拟采用的研究方案、研究方法或措施： 利用FPGA器件实现正弦信号发生器的功能。研究的内容主要有正弦信号发生器的设计方法，FPGA的工作原理，HDL语言的程序设计等等。 一．DDS正弦信号发生器的设计和实现：直接数字频率合成( Direct Digital FrequencySynthesis,即DDFS,一般简称DDS)是从相位概念出发直接合成所需要波形的一种新的频率合成技术。利用DDS技术可以根据要求产生不同频率的正弦波,而且可以控制其初始相位和信号幅度,同样也可以利用DDS技术产生任意的波形。其原理如图1所示： 图1　基于FPGA的DDS正弦信号发生器原理图 DDS电路一般包括系统时钟、相位累加器、相位调制器、ROM查找表、D /A转换器和低通滤波器( LPF)。输入的频率控制字( X)称为相位步进量,作为相位累加器的增量; 输入的相位控制字通过相位调制器来设置正弦波的初始相位; 系统时钟则对相位累加器、相位调制器和D /A转换器提供时序控制]。相位累加器由N 位全加器和N 位累加寄存器级联而成,对频率控制字的2进制码进行累加运算,是典型的反馈电路。在每个系统时钟沿Fclk的控制下, N 位加法器将频率控制字X与累加寄存器输出的相位数据相加,把相加后的结果再送至累加寄存器,累加寄存器中新的相位数据既反馈到加法器的输入端,以使加法器在下一Fclk时钟周期中继续与频率控制字X相加,同时累加寄存器的高M位数值,将作为查找ROM表中取样数据的地址值。ROM查找表中储存着一个完整周期的正弦波幅度信息, 通过取得的采样地址值进行查表, 从ROM表中输出相应的波形采样数据(Fout) ,送入D /A转换器, DAC输出阶梯波形,再通过低通滤波器将波形数据转换成符合要求的模拟波形。如图2所示 图2 波形产生过程 其中步长的概念即为对数字波形查表的相位增量,由累加器对相位增量进行累加,每个时钟周期产生的累加器的高M位数值作为查表地址,两个查表周期之间就存在一个相位增量,当相位累加器加满时就会产生一次溢出,即相位寄存器每经过2N /X个Fclk时钟周期后回到初始状态,相应的ROM查找表经过一个循环回到初始位置,整个DDS系统输出一个正弦波,这样就完成了一个波形采样值的查表和输出,这个周期就是DDS产生波形的一个频率周期。 二．FPGA的工作原理:FPGA，内部包括可配置逻辑模块CLB、输出输入模块IOB和内部连线三个部分。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活 三．HDL语言的程序设计:硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数