实验6 简易秒表设计.docVIP

PAGE \* MERGEFORMAT 7实验六 简易秒表设计一、实验目的：1．掌握QuartusⅡ的基本使用方法。2．熟悉GW-48型EDA实验开发系统的接口资源并能熟练应用。3. 掌握十进制/六进制计数器及简易秒表电路设计过程4. 掌握软件仿真和硬件下载验证的方法二、实验条件1.开发软件: Quartus II7.22.实验设备: GW-48系列EDA实验开发系统3.PLD器件： Altera公司ACEX1K系列EP1K30TC144-3芯片4.计算机三、实验内容1. 同步十进制计数器74160的设计74160是同步十进制计数器，可以完成0~9 的十进制计数。由四级触发器构成，QA、QB、QC、QD是四级触发器的输出端，A,B,C,D 是预置数据输入端，CLK 是时钟输入端，ENT、ENP 是计数器功能控制端，LDN 是同步预置数端， CLRN 是异步复位端， 可以方便地利用这两个引脚配合其他电路构成10进制以内的任意进制，或用两片以上构成十进制以上的任意进制。表1 74160功能表表1为74160功能表。图1为74160硬件验证电路。图1 74160硬件验证电路。 其中ENT接高电平，ENP接一个按键(使能按键ENA)。当ENA=1,且CLR=1时，进行计数，当计数值为9时，RCO为1（RCO经非门后接输出进位COUT）；当ENA＝0时，计数值保持；当CLR=0时，异步清零。连接图1电路，给出仿真图（附于上交的实验报告），并选择合适的模式及资源硬件验证其功能。2. 同步六进制计数器的设计 可以利用74160的控制引脚配合其他电路构成六进制计数器。电路如图2.（可参教材图6.3.35），理解输出为何能实现六种状态的循环？图2 同步6进制计数器 其中ENT接高电平，ENP接一个按键(使能按键ENA)，当ENA=1,且CLR=1时，进行计数，当计数值为满（计数值为5后为0的前半周期）时，RCO(即电路中的进位COUT为1)；当ENA＝0时，计数保持；当CLR=0时，异步清零；连接图2电路，给出仿真图（附于上交的实验报告），并选择合适的模式及资源硬件验证其功能。3. 简易秒表的设计拟设计的秒表功能如下：计时范围0~59.99秒，用4个数码管表示。有清零控制端CLR，当CLR=0时，秒表清零；有使能控制端ENA，当ENA＝1时，秒表开始计时，当ENA=0时，计数暂停，计时值显示于数码管。根据秒表的计时范围及功能可知，电路核心部分需要三个十进制计数器和一个6进制计数器，在设计秒表电路时可以调用实验内容1和2设计的计数器模块。在QuartusII中，首先需要将实验内容1和2的计数器包装成模块元件，供顶层设计文件（秒表电路）调用。操作方法如图3：图3 创建模块元件在工程打开的条件下，图1电路文件打开，然后选择File--Create/Update --Create Symbol Files for Current File,把当前打开的设计文件包装成模块元件。对图2的电路也是这样操作，包装成模块。然后新建秒表电路顶层原理图文件，需要调用十/六进制计数模块，在插入元件对话框中发现，在当前工程库Project中有之前包装的模块元件。如图4所示。图4调入六/十进制计数模块，设计秒表电路如图5：图5 秒表电路的顶层元件 根据图5设计秒表电路，并综合编译后。选择合适的模式及资源硬件验证其功能（可选择模式5，时钟输入可接CLOCK0,使能控制ENA及异步清零控制CLR可接两个电平按键，输出接四位经译码器驱动的数码管）。注意：由于是实验箱CLOCK0没有频率为100Hz（周期为0.01秒）的时钟，故实际设计需要对某一个时钟进行变频操作，比如CLOCK0的跳帽是接750K Hz，那么必须设计一个分频器，把750K Hz分频成100 Hz，然后再接至秒表的时钟输入端CLK。由于目前尚未掌握这些知识，暂时以CLK0中的256Hz来代替100Hz，验证其功能是否正常即可。四、实验数据记录1、验证图1十进制计数器电路的数据记录表1CLKENACLRDATA[3..0]COUT↑×0↑01↑110↑11↑11↑11↑11↑11↑11↑11↑11↑112、验证图2六进制计数器电路的数据记录表2CLKENACLRDATA[3..0]COUT↑×0↑01↑110↑11↑11↑11↑11↑11↑113、验证图5秒表电路 1）能否正常清零？ 2）能否正常计时？ 3）能否正常暂停计时，计时结果能否正常显示？五、思考题1、查找芯片74160的引脚图，并在实验报告上画出来！2、给出图1和图2电路的功能仿真图，从仿真图中能看出控制引脚ENA、CLR的控制作用，能看出进位的情况。3、为什么图？RCO要经非门后接输出进位，若没有，会出现什么结果？硬件测试一下，并解