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EMI模块中SDRAM控制器性能评估与优化设计 　　摘要SOC芯片大多包含有外部存储器控制接口 (EMI)模块IP。该IP作为CPU与外部存储器的桥梁,其控制数据传输作用性能的高低,直接影响到整个SOC芯片的系统性能。本文重点使用MIBENCH的基准测试程序对优化前和优化后的EMI模块SDRAM控制器进行评估,分析对其各项优化设计所提高的工作效率。 　　关键词EMI SDRAM 评估 优化 MIBENCH 　　中图分类号:TP34文献标识码:A 　　 　　0 引言 　　SOC芯片的发展日新月异,同时其存储系统的改进也非常显著,特别是外部存储器接口IP的性能优劣,直接影响着整个SOC芯片的性能表现。其执行效率是评估IP性能,面积,功耗的主要三个方面之一。而执行效率的高低是整个SOC芯片的执行效率的瓶颈,其测试方法也是多种多样。如何从测试芯片整体性能过渡到测试EMI IP是一个问题。对微处理器的性能测试, 从最早期出现的DHRYSTONE和WHETSTONE,他们的测试指标是MIPS和MFLOPS,到SPEC2000,测试指标为效率评分。发展到专门针对嵌入式系统的EEMBC和MIBENCH。 　　在设计EMI IP时,首先要根据该芯片的应用对象,选取支持的存储器类型。SRAM,FLASH和ROM是嵌入式系统中最常见的存储器类型。系统引导程序一般都放在ROM中,这是固化的程序,系统掉电后数据也不会丢失。而系统掉电后要保存的数据放在FLASH中,因为FLASH是掉电后也不会丢失的存储器。SRAM的数据存储需要有电源的持续供电,否则数据也是会丢失的。以上三种存储体的读写时序简单,而且非常相似。所以在做控制逻辑的时候,EMI中会专门设计一个模块控制这三种存储体。 　　而作为业界最广泛使用的SDRAM存储器,因为其快速的读写,很大的存储容量,是内存的首选。绝大多数桌面计算系统和嵌入式系统都使用SDRAM作为最重要的内存媒介。一般SDRAM都包括一个同步时钟输入信号,用以同步操作对芯片内的存储区的读写操作。同时作为易失性存储器,芯片内部也需要刷新电路来定时刷新。 　　本文的研究对象针对具有两个版本的 SOC芯片,其优化前和优化后性能大不相同。执行效率和功耗,面积三个方面都有显著的改善,特别是SDRAM执行效率方面改善最为明显。本文的主要工作就是用最具实用代表性的测试程序集BENCHMARK来测试这两个版本的效率。 　　1 MIBENCH介绍 　　EEMBC是嵌入式系统最为标准,权威的基准测试程序集。但是EEMBC昂贵的价格令研究性的大学研究机构很难获取到源代码。因此作为EEBMBC的替代,公开的,可自由获取的基准测试程序集MIBENCH被密歇根大学的Matthew R.Guthaus, Jeffrey S.Ringenberg等人自发编写成功。 　　MIBENCH和EEMBC在很多方面具有相似性,其创作思路也是模拟微处理器在真实应用,不同应用类别的场景。 一共分成六个基准测试程序集,分别对应汽车和工业控制场景下,消费类电子场景下,办公自动化场景下,网络应用场景下,信息安全场景下,通讯场景下。 这六类场景分别具有各自不同的常用算法,这些常用算法都是该类环境下最常用的实际应用程序。比如消费类电子场景下的JPEG算法,就是手持移动电子设备中最常用的有损静态图像转换算法。将这些常用算法用标准的C语言编写成,每个算法作为一个基准测试程序。该套基准测试程序集支持ARM指令集。同时该基准测试程序包括最大模式和最小模式,最小模式是最精炼的算法程序,最大模式就是真实的实际应用程序。 每位用户在取得公开的程序后,都可以对该基准测试程序作微小的改动。以更有效地对自己芯片进行评估。 　　2 SDRAM控制器效率评估与优化 　　在MIBENCH中,共有六类测试程序集,一共38 个基准测试程序。考虑到通讯类基准测试程序中的CRC32程序具有的特性,程序简短,应用广泛,主要是基于定点处理的计算,输入输出文件简单。因此该程序作为EMI的分析程序是最为合适的。 　　那么我们首先要做的就是建立分析流程:(1)用ADS集成环境编译CRC32基准程序,生成内存影响文件。(2)在Armulator上进行仿真,总线宽度为32,等待时间为0,得出理想状态的IPC。(3)用VCS进行RTL级仿真,得出实际的IPC。(4)将这两者IPC作为一个比较,得出百分比,既可得出效率。 　　2.1 SDRAM控制器优化前后效率对比 　　 表1优化前SDRAM控制器效率 　　 　　SDRAM控制器优化前后效率对比可以从表1和表2中得出,IPC值提高了0.0584815,效率提高了10.24%。对其进行的改进,主要是指令FIFO和WRITE BUFFER的设计。为了