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一种18位SAR ADC的设计实现 　　摘要：本文对逐次逼近型模数转换器（SAR ADC）的结构进行了介绍，并对影响ADC性能的主要因素加以分析。设计了一种基于二进制加权电容阵列的数字校准算法，并运用比较器自动失调校准技术，实现了高性能SAR ADC的设计。仿真结果表明该设计在120ksps的采样率下精度可达18位。 　　关键词：SAR ADC；校准；DAC；比较器；失调 　　 　　1引言 　　 　　数字信号处理技术在高分辨率图象、视频处理及无线通信等领域的广泛应用，导致对高速、高精度、基于标准CMOS工艺的可嵌入式ADC的需求量与日俱增。对于迅速发展的基于IP设计的片上系统集成技术，功耗低、面积小、可嵌入的ADC核心模块逐渐成为数模混合信号IC设计的关键。伴随技术的发展，ADC的结构出现了多种实现方案，如过采样∑-△型、全并行（Flash）、流水线和逐次逼近（Successive-approximation Register）等结构。其中，Flash ADC 转换器和Σ-Δ ADC转换器,它们分别满足高速、高精度两个极端的需求。而逐次逼近转换器（SARADC） 具有中等速度（5 MS/s以下） 、中等精度（8～18 位） 、低功耗和低成本的综合优势,在更加广阔的领域中得到了应用。 　　由于SARADC能够适应多种模拟输入方式（单级、双级、差分），在开关、多通道应用中能保证零数据延迟,而且速度、精度适中，功耗、成本低，因此，在工业控制方面应用广泛，适用于测量各种物理量的传感器。例如，在传感器网络中，成千上万个传感器节点由1块电池或者几平方毫米的太阳能电池供电，这就要求传感器节点面积小、成本低，而且长时间工作消耗的能量也很小，SAR ADC可满足这种应用需求。SAR ADC还广泛应用于医学仪器的成像系统，例如CT 扫描仪、MRI 和X射线系统。SAR ADC零延迟、较高采样速率和较好DAC指标的优势，保证了成像系统的高刷新速率和高成像分辨率；而且，这种ADC面积小、功耗低等优势在便携式医学仪器、安防安检系统应用中也得到了充分发挥。[1] 　　然而，ADC的精度和线性度会受到元件匹配度和系统失调以及噪声等因素的限制，因此通常需要采用自动失调消除、数字校准等技术以改善其性能。激光矫正技术通常用以提高转换器中元件的匹配度，但也同时受到封装时的机械应力、制造工艺以及生产成本等问题的影响。 　　本文提供了一种基于二进制加权电容阵列DAC的数字校准算法，将校准误差在芯片测试时测出并烧写到ROM中，并在ADC应用时将ROM中的数据读出对应加载到电容阵列中，实现对DAC的校准；同时采用了高效的比较器消除失调技术，大大提高了ADC的精度。 　　 　　2SAR ADC概述 　　 　　实现逐次逼近式ADC的方式千差万别，但其基本结构非常简单。如图1所示，模拟输入电压（VIN）由采样/保持电路保持。如图2所示，为实现二进制算法，N 位寄存器首先设置在中间刻度（即：100….00，MSB 位1）。这样，数字模拟转换器（DAC）输出（VDAC）被设为 VREF/2，VDAC是提供给 ADC的基准电压。然后，比较判断 VIN是小于还是大于 VDAC。如果，VINVDAC，则比较器输出逻辑高电平或 1，N 位寄存器的 MSB 保持为 1。相反，如果 VIN VDAC，则比较器输出逻辑低电平，N位寄存器的 MSB 清为 0。随后，逐次逼近控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到最低有效位（LSB）。上述操作结束后就完成了转换，N 位转换结果储存在寄存器内。 　　 　　3数字校准算法 　　 　　目前，工业界的SARADC产品以二进制加权电容阵列、分段电容和RC 混合结构三种结构为主，精度从10位到18位不等。其中，二进制加权电容阵列构成的SARADC由于低功耗的优势应用更为广泛。由于CMOS 工艺的限制，无源器件的匹配精度不高，二进制加权电容阵列SARADC转换器只能达到12 位精度。利用激光修正等技术，可以提高无源器件的匹配精度，但是成本较高，不适于工业生产。因此，提出了各种自校准方法，以提高无源器件的匹配精度，从而提高转换精度。如使用失调子DAC和校准子DAC预先对主DAC的低位充电，以达到校准的目的；或使用多位非二进制加权电容DAC和自校准算法，使电容匹配达到较高的精度。 　　数字校准技术的意义即在ADC正常使用前，利用ADC的已有电路对芯片的非线性因素进行测试，通过一定算法并根据ADC使用时的时序产生相应的校准码，加之于存储器中，在ADC工作时通过数字控制逻辑将所存校准数据对应加载到电路中，从而达到校准失配的目的。对于本次SARADC的设计，我们采用结构对称的两组18位电容阵列数模